[发明专利]同步信号生成装置无效
申请号: | 200880001169.1 | 申请日: | 2008-09-09 |
公开(公告)号: | CN101569172A | 公开(公告)日: | 2009-10-28 |
发明(设计)人: | 北野克幸;小村忠则 | 申请(专利权)人: | 松下电器产业株式会社 |
主分类号: | H04N5/04 | 分类号: | H04N5/04;H04N5/14 |
代理公司: | 中科专利商标代理有限责任公司 | 代理人: | 汪惠民 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 同步 信号 生成 装置 | ||
技术领域
本发明涉及一种同步信号生成装置,特别是涉及一种基于从外部输入的视频信号而在装置内部生成水平同步信号的技术。
背景技术
在视频信号中有NTSC(National Television System Committee)、PAL(Phase Alternation Line)等规格。依据规格的视频信号(标准信号)能够按照由该规格所定义的方式,正确地显示控制。另一方面,对规格外的视频信号(非标准信号),因为显示方式不明确,所以不能显示有效的视频。因此,在判定为输入的外部视频信号是非标准信号的情况下,视频信号处理装置一般进行遮蔽画面等来进行控制以使不显示非标准信号。
外部视频信号是否标准能够由水平同步信号来判断。水平同步信号包含在视频信号中,能够从视频信号分离提取。但是,因为包含在视频信号中的水平同步信号(外部水平同步信号)中包含很多跳动(jitter),所以一般通过锁相环路PLL(Phase Locked Loop)等重新生成跳动精度高的水平同步信号(内部水平同步信号)。以往,对基于输入的视频信号生成的内部水平同步信号的频率进行测量,并基于该测定的频率和规定频率之间的误差的积分平均,判定输入的视频信号是标准信号还是非标准信号(如,参照专利文献1)。
专利文献1:特开2006-311022号公报
当外部视频信号中跳动多时,不能正确生成内部水平同步信号,而被判定为非标准信号。特别是,在录像磁带等中所记录的模拟视频信号,由于磁带的常年劣化或记录装置和再生装置的不同等原因而不能以与记录时相同的条件进行再生,所以被判定为非标准信号的倾向强。从而发生以下的问题,即与记录了依据能够再生处理的规格的视频信号无关,通过视频信号处理装置被判定为非标准信号,且完全不能显示。
发明内容
鉴于上述问题,本发明的课题是生成内部水平同步信号,以使即使输入的视频信号的品质稍微低也能被判定为标准信号。
为了解决上述课题讲说如下的方法。即,作为基于从外部输入的视频信号来生成内部水平同步信号的装置,其具备:从视频信号分离外部水平同步信号的同步分离部;接收外部水平同步信号作为基准信号,并生成内部水平同步信号的锁相环路PLL;算出外部水平同步信号与内部水平同步信号的相位差的时间积分值,并判定该时间积分值是否超过了阈值的判定部;和基于判定部的判定结果而进行锁相环路PLL的输出频率的切换控制的控制部。另外,作为基于从外部输入的视频信号来生成内部水平同步信号的装置,其具备:从视频信号分离外部水平同步信号的同步分离部;接收外部水平同步信号作为基准信号,并生成内部水平同步信号的锁相环路PLL;算出内部水平同步信号的频率与规定频率的差的时间积分值,并判定该时间积分值是否超过了阈值的判定部;和基于判定部的判定结果而进行锁相环路PLL的输出频率的切换控制的控制部。
由此,在输入的视频信号的品质低且外部水平同步信号和内部水平同步信号的相位差比较大、或外部水平同步信号的频率从规定频率稳定地偏离的情况下,能够切换锁相环路PLL的输出频率,且能将内部水平同步信号锁定在所期望的频率。由此,能够使低品质的视频信号判定为标准信号。
(发明效果)
以上,基于本发明,能够生成内部水平同步信号以使即使输入的视频信号的品质低也能被判定为标准信号。由此,能够使低品质的视频信号判定为标准信号并显示。
附图说明
图1是本发明的第一实施方式相关的同步信号生成装置的构成图。
图2是本发明的第二实施方式相关的同步信号生成装置的构成图。
符号说明:
10-同步分离部,20-锁相环路PLL,30-判定部,31-正值化部,32-累积加法器,33-比较器,34-比较器(第二比较器),35-频率测量部,36-减法器,40-控制部,50-滤波器。
具体实施方式
以下,对用于实施本发明的最优方式,参照图面进行说明。
(第一实施方式)
图1表示第一实施方式相关的同步信号生成装置的构成。同步分离部10从被输入于本装置的复合信号(composite signal)或分量信号(component signal)等的视频信号VS中分离外部水平同步信号HS。视频信号VS是由家用录像磁带录放机等提供的低品质的信号。锁相环路PLL20,接收外部水平同步信号HS作为基准信号,并生成跳动精度高的内部水平同步信号Hsync。并且,锁相环路PLL20输出外部水平同步信号HS与内部水平同步信号Hsync的相位差φ。另外,锁相环路PLL20是数字方式及模拟方式的任意一种都可以。
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