[发明专利]半导体集成电路、半导体集成电路的控制方法及终端系统

说明书

发明领域

本发明涉及一种抑制因多个逻辑块间的时效劣化引起的时钟偏移增大 的技术。

背景技术

目前，对于在LSI(Large Scale Integration：大规模集成电路)设计中 已被广泛使用的同步设计方式而言，控制用的时钟信号例如对保存状态的 寄存器按相同的定时提供。在实际的LSI中，根据时钟供应电路结构的不 同，在从时钟发生源到寄存器之间产生于时钟信号中的延迟量在寄存器间 有所不同。寄存器等元件间的延迟量之差被称为时钟偏移(clock skew)。

若发生了一定以上的时钟偏移，则有时例如在寄存器间的数据交接中 产生错误，LSI发生动作不良。因此，一般在发生一定以上的时钟偏移的情 况下，要在设计时插入使寄存器间的时钟偏移相抵消的延迟元件，避免因 时钟偏移引起的LSI动作不良。

另外，还提出了一种技术，该技术为，通过使LSI具备：时钟布线， 独立于连接逻辑块间的布线，给逻辑块供应时钟信号；和时钟控制机构， 动态转换对逻辑块的时钟信号供给和切断，来防止时钟偏移的发生(例如， 参见专利文献1)。

但是，LSI中包含的晶体管，特别是P沟道MOS晶体管因NBTI (Negative Bias Temperature Instability：负偏压温度不稳定性)或HCI(Hot Carrier Injection：热载流子注入)而发生时效劣化。在LSI中使用抑制耗电 量的门控时钟技术或电源切断(power cutoff)技术等的场合，若继续使用 LSI，则在晶体管间动作时间不同，因为NBTI或HCI等的现象，所以在晶 体管间在劣化度上产生差别。该劣化度之差成为时钟偏移的发生原因，但 是在上述技术中却未考虑到晶体管的时效劣化。因此，无法避免因晶体管 时效劣化引起的时钟偏移所导致的LSI动作不良。

作为抑制因晶体管时效劣化引起的时钟偏移的技术，提出了一种通过 适当选择下述两个情形的某一个来进行触发器(flip flop)动作的停止控制， 从而使晶体管间的时效劣化同等的技术(例如，参见专利文献2。)，其中该 两个情形一个是通过将控制用的时钟信号固定为高电平来进行的情形，另 一个是通过将控制用的时钟信号固定为低电平来进行的情形。

专利文献1：日本特开2003-174358号公报(第10页，第1图)

专利文献2：日本特开2006-211494号公报(第18页，第1图)

但是，上述抑制因晶体管时效劣化引起的时钟偏移的技术对于能抑制 由LSI而产生的耗电量的电源切断技术等来说，却不适用。

另一方面，由于装载LSI等半导体集成电路的便携电话等便携终端通 常从蓄电池接受电力供应而进行动作，因而从便携终端动作时间的观点来 看希望抑制耗电量。为此，优选的是在半导体集成电路中使用门控时钟技 术或者电源切断技术等。

发明内容

因此，本发明的目的为，提供可以使用能抑制半导体集成电路耗电量 的各种技术，且缓解因时效劣化引起的时钟偏移的半导体集成电路、半导 体集成电路的控制方法及终端系统。

为了达到上述目的，本发明的半导体集成电路，具有多个能够切换与 动作及停止有关的多个状态的逻辑块，其特征为，具备：动作取得机构， 取得与电源机构的动作有关的动作信息；状态决定机构，在由上述动作取 得机构取得的动作信息表示不需要耗电量抑制的规定动作时，根据与各上 述逻辑块的过去状态有关的动作停止信息，来决定控制上述逻辑块的状态； 以及状态控制机构，将上述逻辑块的状态控制为由上述状态决定机构决定 出的状态。

另外，本发明半导体集成电路的控制方法在半导体集成电路中执行， 该半导体集成电路具有多个能够切换与动作及停止有关的多个状态的逻辑 块，其特征为，该方法具有：动作取得步骤，取得与电源机构的动作有关 的动作信息；状态决定步骤，在上述动作取得步骤中取得的动作信息表示 不需要耗电量抑制的规定动作时，根据与各上述逻辑块的过去状态有关的 动作停止信息，来决定控制上述逻辑块的状态；以及状态控制步骤，将上 述逻辑块的状态控制为在上述状态决定步骤中决定出的状态。