[实用新型]一种分级放大电路及多功能数据采集卡

权利要求书

1、一种分级放大电路，其特征在于：其包括依次连接的三运放电路、多路切换电路和电平转换电路(U5)；所述三运放电路用于实现输入模拟信号的高阻抗和高共模抑制比，其包括正输入运放电路(U1B)、负输入运放电路(U1A)和差分放大电路(U2)；所述多路切换电路用于实现多档位信号的切换以及信号放大或缩小，其包括依次连接的前置跟随器(U3)、多路器(U6)、多个并联且阻值不同的切换电阻(R8～R14)以及后置放大电路(U4)；所述前置跟随器(U3)用于避免多路器(U6)的导通电阻对增益的影响，所述多路器(U6)和切换电阻(R8～R14)实现档位切换，所述后置放大电路(U4)用于将信号调整到规定的电压范围；所述电平转换电路(U5)用于将多路切换电路放大或缩小后的正负电压信号转换成正电压信号。

2、根据权利要求1所述的分级放大电路，其特征在于：所述正输入运放电路(U1B)采用运放AD8620；所述负输入运放电路(U1A)采用运放AD8620；所述差分放大电路(U2)采用运放THS4031；所述前置跟随器(U3)采用运放AD8610；所述多路器(U6)采用多路器ADG1207；所述后置放大电路采用运放AB8056，所述电平转换电路(U5)采用运放LM6171。

3、一种多功能数据采集卡，其包括FPGA单元(1)、PCI接口(2)、存储器(3)以及输入输出单元；所述输入输出单元包括模拟输入单元(41)；所述FPGA单元(1)与存储器(3)连接，所述FPGA单元通过PCI接口(2)与PCI总线(5)连接，所述FPGA单元通过输入输出单元与IO接口(6)连接；其特征在于：所述模拟输入单元(41)为分级放大电路；所述分级放大电路包括依次连接的三运放电路、多路切换电路和电平转换电路(U5)；所述三运放电路用于实现输入模拟信号的高阻抗和高共模抑制，其包括正输入运放电路(U1B)、负输入运放电路(U1A)和差分放大电路(U2)；所述多路切换电路用于实现多档位信号的切换以及信号放大或缩小，其包括依次连接的前置跟随器(U3)、多路器(U6)、多个并联且阻值不同的切换电阻(R8～R14)以及后置放大电路(U4)；所述前置跟随器(U3)用于避免多路器(U6)的导通电阻对增益的影响，所述多路器(U6)和切换电阻(R8～R14)实现档位切换，所述后置放大电路(U4)用于将信号调整到规定的电压范围；所述电平转换电路(U5)用于将多路切换电路放大或缩小后的正负电压信号转换成正电压信号。

4、根据权利要求3所述的分级放大电路，其特征在于：所述正输入运放电路(U1B)采用高速精密运放AD8620；所述负输入运放电路(U1A)采用高速精密运放AD8620；所述差分放大电路(U2)采用高速精密运放THS4031；所述前置跟随器(U3)采用运放AD8610；所述多路器(U6)采用多路器ADG1207；所述后置放大电路采用AB8056，所述电平转换电路(U5)采用运放LM6171。

5、根据权利要求3所述的多功能数据采集卡，其特征在于：所述输入输出单元还包括模拟输出单元(42)和/或数字IO单元(43)。

6、根据权利要求3所述的多功能数据采集卡，其特征在于：所述数字IO单元(43)的一端与FPGA单元(1)连接，其另一端与IO接口(6)连接；其包括设置在IO接口端的限流电阻(20)和二极管限压保护电路(10)以及设置在FPGA接口端的总线开关(9)；所述总线开关(9)用于实现电平转换功能。

7、根据权利要求3或4或5或6所述的多功能数据采集卡，其特征在于：所述FPGA单元(1)包括路由逻辑模块(11)、内部时钟(14)、其他控制模块(18)、存储器控制模块(13)、局部总线控制模块(12)以及输入输出控制模块；所述路由逻辑模块(11)分别与内部时钟(14)、其他控制模块(18)、存储器控制模块以及输入输出控制模块连接；所述输入输出控制模块包括模拟输入控制模块(15)；所述模拟输入控制模块(15)与模拟输入单元(41)连接，所述存储器控制模块(13)与存储器(3)连接；所述路由逻辑模块(11)通过PCI接口(2)与PCI总线(5)连接。