[实用新型]叠层片式线圈集成件

说明书

【技术领域】

本实用新型涉及电子组件，尤其涉及一种叠层片式线圈集成件。

【背景技术】

电子设备不断的小型化，相应的元器件也越来越趋于小型化、片式化、集成化。目前，元器件小型化尺寸已接近极限，因此为进一步提高空间利用率，集成化是不可避免的趋势。

目前元器件的集成化技术主要包含将多个元器件组装在一个塑封体中和通过LTCC技术将多个元器件集成形成功能模块这主要的两种技术。前者主要缺点在于组装的可靠性不高，最大的缺点在于散热性不好，而且并没有节省多少空间。后者主要依赖薄膜技术和厚膜技术。现在用于片式电感器的厚膜技术发展迅速，得到广泛推广和应用的是基于厚膜技术的叠层技术；采用叠层技术制作的电感器简称为MLCI，该技术同样可以用于制造叠层片式的电容器、变压器的绕组以及LC滤波器等。以电感器为例，传统的电感器由铜导线绕在磁芯上形成，带有引脚基座或为直引线结构；一般体积较大，而且不便于表面贴装。目前也有体积小、可表面贴装的线绕电感器，由于属组装结构，因此在机械性能和可靠性方面较差。为提高空间利用率，电感器在集成化方面，采用叠层技术将多个线圈集成在单个电感器中，多个线圈相互之间在空间上相互独立，形成电感阵列。这种集成方式，使空间利用率有了一定程度的提高，但是，此方式相当于将多个小尺寸电感器集成在一个大尺寸电感器中，整个电感器空间利用的提高率并不高，仅仅节省了电感器之间的间隙。

【实用新型内容】

有鉴于此，有必要提供一种空间利用率高、高密度集成化的叠层片式线圈集成件。

为实现上述目的，提供一种叠层片式线圈集成件，其包括至少两组线圈和多个绝缘层，每组线圈包括螺旋状层层相接的多层电极图案，属于不同组线圈中的电极图案层相嵌交错层叠，所述多个绝缘层间隔在属于不同组线圈中相邻的电极图案层之间，属于同一组线圈中相邻的电极图案层越过位于其间的绝缘层相电连接。

所述叠层片式线圈集成件将至少两组导电线圈的多层电极图案相互交替嵌套并间隔绝缘层，相当于只占用一组线圈的空间即可将至少两组导电线圈缠绕于一体。线圈的图案通过叠层技术在空间上相互交叠，实现同向共绕。因而该线圈集成件尺寸缩小，具有空间利用率高、高密度集成化等特点，可符合表面安装技术的高密度组装要求。采用本技术制作的叠层片式线圈集成件所占用的空间可减低至传统叠层片式电感器所占空间的1/2以下。

【附图说明】

图1是本实用新型较佳实施例的叠层片式线圈集成件的内部结构示意图。

图2是本实用新型较佳实施例的叠层片式线圈集成件的在中心轴线方向的投影结构示意图。

图3是图1中的线圈集成件沿A-A线的截面结构示意图。

图4是图1中的线圈集成件沿B-B线的截面结构示意图。

图5是图1中的线圈集成件增加端电极的外形示意图。

图6是图5结构局部剖切后的结构示意图。

图7是第一组线圈一端的引出端图案的平面结构示意图。

图8是第一组线圈另一端的引出端图案的平面结构示意图。

图9是第一组线圈中第一种内电极图案的平面结构示意图。

图10是第一组线圈中第二种内电极图案的平面结构示意图。

图11是第二组线圈一端的引出端图案的平面结构示意图。

图12是第二组线圈另一端的引出端图案的平面结构示意图。

图13是第二组线圈中第一种内电极图案的平面结构示意图。

图14是第二组线圈中第二种内电极图案的平面结构示意图。

图15是第一种绝缘层通孔的平面结构示意图。

图16是第二种绝缘层通孔的平面结构示意图。

图17是第三种绝缘层通孔的平面结构示意图。

图18是第四种绝缘层通孔的平面结构示意图。

图19是本实用新型较佳实施例的叠层片式线圈集成件各层分解结构示意图。

【具体实施方式】

为了使本实用新型所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

请参阅图1，是本实用新型叠层片式线圈集成件的较佳实施例，其包括第一组线圈10和第二组线圈20，以及多个绝缘层30。每组线圈10或20都包括整体呈现螺旋状上升层叠相接的多层电极图案，也即每组线圈10或20中的多层电极图案组合形成螺旋上升的线圈形状。