[实用新型]星载设备用的数据通信协议控制器

说明书

技术领域

本实用新型涉及一种数据通信协议控制器，特别是涉及一种适用于星载设备的数据通信协议控制器。

背景技术

在航天器的数据管理系统中针对串行数字量通信通常制定了特殊的通信协议。数管系统中有专门的数据采集器按照通信协议来管理与之接口的有效载荷单元。数据采集器传统的实现方法采用软件来控制CPU的外部端口来产生协议要求的控制信号，在此端口信号的控制下来接收或发送数据，具体方法可参见文献1中基于ISA总线的同步通信控制器的实现方法(中文核心期刊《微计算机信息》(测控自动化)2005年第21卷第3期，基于ISA总线的同步通信控制器，作者：牛强军，高峰)。依靠软件来控制整个的通信过程就使得通信的效率依靠CPU的处理能力，如文献1中的方法就是依靠地面PC机强大的处理能力上实现的，且只有一路通道。但星载设备CPU的处理能力通常较低，而且需要同时处理多个通道的同步通信过程。因此单台软件实现的数据采集器可以接口的串行数字量通道就很受限制，必须设置多台数据采集器才能管理多个通道或实现高数据率。这样势必要增加航天器的重量和功耗，也使研制、生产和发射的成本大大提高。

发明内容

本实用新型的目的在于，克服上述已有利用软件来控制电路产生协议要求的控制信号带来的效率低、必须设置多台数据采集器，而增加航天器的重量和功耗的缺陷；为了提高航天器数据管理系统的工作效率和轻小型化，从而提供一种采用FPGA实现的适用于星载设备的数据通信协议控制器。

为了实现上述目的，本实用新型提供了星载设备用的数据通信协议控制器，如图1所示，该控制器包括：控制寄存器1、内部总线和CPU；其特征在于，还包括状状态寄存器2，数字量输入时序控制逻辑阵列3，数字量输出时序控制阵列4，输入缓存5，输出缓存6，输入串并转换移位寄存器7和输出并串转换移位寄存器8；其中，所述的控制寄存器1、所述的状态寄存器2、所述的输入缓存5和所述的输出缓存6均与内部总线电连接；所述的内部总线与计算机外部总线电连接，该内部总线包括16位双向数据总线、8位地址总线和2根读写控制总线，其中，CPU通过内部总线访问所述的16位双向数据总线、8位地址总线和2根读写控制总线的寄存器或数据存储单元；所述的控制寄存器1通过信号线与所述的数字量输入时序控制逻辑阵列3和所述的数字量输出时序控制逻辑阵列4电连接，该数字量输入时序控制逻辑阵列3的控制信号与所述的串行输入移位寄存器7和外部数字量输入通道电连接；所述的串行输入移位寄存器7通过并行输入数据线与所述的输入缓存5电连接，所述的数字量输出时序控制逻辑阵列4的控制信号与所述的串行输出移位寄存器8和外部数字量输出通道电连接，所述的串行输入移位寄存器8通过并行输出数据线与输入缓存6电连接。

本实用新型的星载设备用的数据通信协议控制器工作过程为：对于数字量输入通道，CPU通过操作控制寄存器1载荷对应的控制位，则数字量输入时序控制逻辑阵列3会自动产生控制时序信号采集该通道的串行数据，待输入串并转换移位寄存器7完成转换后自动存入输入缓存FIFO5中，待存满一帧数据后置位状态寄存器的相应位，申请CPU中断或供CPU查询；对于数字量输出通道，CPU可直接将8位或16位的并行数据写入输出缓存6中，数字量输出时序控制阵列4可自动产生控制选通和位同步信号，此信号在发送给载荷的同时，也可以控制输出并串转换移位寄存器8输出串行数据。

上述技术方案中，所述的控制寄存器1、状态寄存器2，数字量输入时序控制逻辑阵列3，数字量输出时序控制阵列4，输入缓存5，输出缓存6，输入串并转换移位寄存器7和输出并串转换移位寄存器8的功能模块均在一块FPGA内部实现。

上述技术方案中，所述的控制寄存器1采用VHDL语言描述的方式利用FPGA内部的基本逻辑单元实现。

上述技术方案中，所述的状态寄存器2同样采用VHDL语言描述的方式利用FPGA内部的基本逻辑单元实现。

上述技术方案中，所述的数字量输入时序控制逻辑阵列3按照有限状态机的原理采用VHDL语言描述的方式利用FPGA内部的基本逻辑单元实现。

上述技术方案中，所述的数字量输出时序控制阵列4按照有限状态机的原理采用VHDL语言描述的方式利用FPGA内部的基本逻辑单元实现。

上述技术方案中，所述的输入缓存5采用VHDL语言描述的方式利用FPGA内部的存储器资源实现。

上述技术方案中，所述的输出缓存6采用VHDL语言描述的方式利用FPGA内部的存储器资源实现。