[实用新型]一种时钟降抖动电路及数字高清电视

说明书

技术领域

本实用新型属于高清数字电视技术领域，尤其涉及一种时钟降抖动电路及采用该电路的数字高清电视。

背景技术

目前，随着数字高清电视的逐步普及，对数字高清电视节目的需求也越来越大。现有的对高清电视节目的编辑需要通过高清晰串行数字接口(HighDefinition Serial Digital Interface，HDSDI)来进行。该高清晰串行数字接口的接口速率为1.485Gbps，对于时钟的抖动要求很高，一般需小于134.7ps。由此如何使时钟的频率稳定是需要认真对待的。现有的处理方式如图1所示，一般使用一个74.25MHz的压控晶体振荡器(VCXO)1’和时钟降抖动芯片(DejitterChip)2’为时钟减低抖动以满足HDSDI的要求，获得干净时钟输出。其中74.25MHz的压控晶体振荡器1’输出干净低抖动时钟，而时钟降抖动芯片2’通过电压控制74.25MHz的压控晶体振荡器1’并跟踪视频时钟的频率及其相位，最后输出压控晶体振荡器1’的干净时钟。

但是，现有的技术方案需要如74.25Mhz这样高频且性能良好的压控晶体振荡器，由于74.25MHz的压控晶体振荡器生产成本高，国内厂商的工艺技术很少达到产品要求，造成产品的开发进程减慢，增加了物料成本及产品的研发周期。

实用新型内容

本实用新型的目的在于提供一种时钟降抖动电路，旨在解决现有的技术方案物料成本高及产品的研发周期长的问题。

本实用新型是这样实现的，一种时钟降抖动电路，包括一产生低抖动的低频率时钟的压控晶体振荡器，所述压控晶体振荡器的输出端连接一锁相环的输入端，所述锁相环将压控晶体振荡器输出的低抖动的低频率时钟倍频并输出，所述锁相环的输出端连接一时钟降抖动芯片的一输入端，所述时钟降抖动芯片的另一输入端接输入时钟，所述时钟降抖动芯片比较输入时钟及锁相环倍频后的低抖动时钟的频率及相位，所述时钟降抖动芯片一输出端连接所述压控晶体振荡器的输入端，另一输出端输出锁相环倍频后的低抖动时钟。

本实用新型的另一目的在于提供一种数字高清电视，包括一种时钟降抖动电路，所述时钟降抖动电路包括一产生低抖动的低频率时钟的压控晶体振荡器，所述压控晶体振荡器的输出端连接一锁相环的输入端，所述锁相环将压控晶体振荡器输出的低抖动的低频率时钟倍频并输出，所述锁相环的输出端连接一时钟降抖动芯片的一输入端，所述时钟降抖动芯片的另一输入端接输入时钟，所述时钟降抖动芯片比较输入时钟及锁相环倍频后的低抖动时钟的频率及相位，所述时钟降抖动芯片一输出端连接所述压控晶体振荡器的输入端，另一输出端输出锁相环倍频后的低抖动时钟。

通过利用较低频率的压控晶体振荡器，结合锁相环及时钟降抖动芯片有效的降低了输入时钟的时钟抖动，生成满足抖动要求的信号。通过本实用新型实施例可有效的降低了产品的物料成本，在开发过程中，较低频率的压控晶体振荡器需要物料的普通性也加速了产品研发周期，从而进一步降低了整体的产品成本。

附图说明

图1是现有技术提供的使用74.25MHz频率的VCXO为74.25MHz视频时钟降抖动的电路原理图。

图2是本实用新型提供的使用较低频率的VCXO为74.25MHz视频时钟降抖动的电路原理图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型实施例通过利用较低频率的压控晶体振荡器，结合锁相环及时钟降抖动芯片有效的降低了输入时钟的时钟抖动，生成满足抖动要求的信号。