[发明专利]能够校正扭曲占空比的延迟锁相环时钟信号产生电路

说明书

技术领域

本申请涉及一种半导体集成电路，尤其是涉及一种DLL(延迟锁相环，Delay Locked Loop)时钟信号产生电路。 

背景技术

一般说来，在传统的时钟同步电路中，时钟信号被用作同步内部电路与外部电路的参考信号。理想地，可以采用传统时钟同步电路来提供无错、高速的操作。当从半导体集成电路之外提供的时钟信号被该半导体集成电路在内部使用时，会导致由该内部电路内的信号路径引起的时钟歪斜(clock skew)。可以采用例如DLL电路和PLL(锁相环，Phase LockedLoop)电路的时钟同步电路，通过补偿该时钟歪斜将内部时钟信号与外部时钟信号同步。 

同时，对于在时钟信号的上升沿和下降沿都进行高速数据输入及输出操作的系统(例如，DDR(双倍数据速率，Double Data Rate))中的时钟信号，保持50％的占空比是重要的，以便确保充足的有效数据窗口。为了不管外部时钟信号的占空比如何都产生具有50％占空比的时钟信号，或者补偿该占空比的变化，传统半导体集成电路会包括占空比校正电路(DCC，Duty Correction Circuit)，其用于与例如DLL电路协同工作。 

例如，可以将反馈型占空比校正电路设置到时钟缓冲器的输出端，或者可以将占空比校正电路设置到时钟缓冲器的输入端。 

图1是示出传统DLL时钟信号产生电路的框图。在本实施例中，占空比校正电路1被设置于时钟缓冲器2的输入端处。参考图1，DLL时钟信号产生电路4还包括DLL时钟信号驱动器3。 

占空比校正单元1输出第一参考信号“RVREF”和第二参考信号“FVREF”，以响应于占空比校正使能信号“DCC_EN”校正第一内部时钟信号“RCLK1”的占空比。 

时钟缓冲器2接收第一时钟信号“CLK”和第二时钟信号“CLKB”， 并产生利用第一和第二参考信号“RVREF”和“FVREF”校正了占空比的第一内部时钟信号“RCLK1”。 

DLL时钟信号驱动器3根据低功耗模式(power-down mode)信号“PWDNB”、命令时钟信号“BCK0”及复位信号“RESET”接收第一内部时钟信号“RCLK1”，并驱动各种时钟信号“CLKIN”、“REFCLK”及“CONTCLK”。 

通过校正从外部电路提供的第一时钟信号“CLK”和第二时钟信号“CLKB”的占空比，输出第一内部时钟信号“RCLK1”作为DLL时钟信号。然而，当第一时钟信号“CLK”和第二时钟信号“CLKB”的占空因数(duty cycle)减小时，则可能产生具有扭曲占空比的DLL时钟信号。 

更具体地说，因为第一时钟信号“CLK”和与第一时钟信号“CLK”互补的第二时钟信号“CLKB”二者的转换时间(transition time)是在占空比校正范围以外，所以时钟缓冲器2的输出信号“RCLK1”的占空比被扭曲。 

如上所述，可以使用占空比校正单元1对扭曲的占空比进行校正。然而，当扭曲程度超过占空比校正电路的临界值时，第一内部时钟信号“RCLK1”仍会具有扭曲的占空比。因此，在用于高速工作的高频率期间，数据有效窗口(tDV)会由于这样发生的DLL时钟信号的扭曲占空比而减小，这会导致装置故障。 

发明内容

这里说明了一种能够产生具有校正占空比的DLL时钟信号的DLL时钟信号产生电路。 

根据一个方面，一种延迟锁相环时钟信号产生电路，包括：占空比校正缓冲器，用于接收第一时钟信号和第二时钟信号，响应于第一时钟信号和第二时钟信号产生第一内部时钟信号，并且响应于第一时钟信号和第二时钟信号产生第二内部时钟信号，并且根据基于第一内部时钟信号的占空比所产生的参考信号来校正第一和第二内部时钟信号的占空比；以及边缘触发单元，其与占空比校正缓冲器耦接，边缘触发单元用于产生延迟锁相环时钟信号，延迟锁相环时钟信号在第一内部时钟信号有效时转换到第一电平，并在第二内部时钟信号有效时转换到第二电平。 

根据一个方面，一种DLL(延迟锁相环)时钟信号产生电路，其包括：占空比校正缓冲器，其用于接收第一时钟信号和第二时钟信号，产生第一内部时钟信号和第二内部时钟信号，并基于由第一内部时钟信号的占空比控制的参考信号来校正第一和第二内部时钟信号的占空比；以及DLL时钟信号的边缘触发单元，其在第一内部时钟信号有效时具有第一电平，而在第二内部时钟信号有效时具有第二电平。