[发明专利]具有垂直沟道晶体管的半导体器件的制造方法

说明书

相关申请

本发明要求2007年12月24日提交的韩国专利申请 No.2007-0136437的优先权，通过引用将其全部内容并入本文。

技术领域

本发明涉及半导体器件的制造技术，更具体涉及一种用于制造具有 垂直沟道晶体管的半导体器件的方法。

背景技术

随着半导体器件的集成度提高，晶体管的沟道长度逐渐减小，导致 器件特性由于短沟道效应而劣化。为避免短沟道效应，已提出减小结区 的深度或通过使晶体管的沟道区域凹入而相对地增大沟道长度的多种 方法。

然而，随着诸如动态随机存取存储(DRAM)的半导体存贮器件的集 成密度达到千兆位等级，对较小尺寸的晶体管的需求日益增加。近来， DRAM的晶体管要求4F²(F：最小特征尺寸)的器件面积。因此，尽管在 栅电极形成在衬底上且结区形成在栅电极的两侧的典型平面晶体管结 构中的沟道长度成比例减少，但是难以满足对器件面积的要求。

为满足对有限器件面积的这种要求，已提出垂直沟道晶体管，将参 考图1详细地进行描述。

发明内容

图1说明垂直沟道晶体管的透视图及平面图。参考图1，在衬底100 上形成在第一方向(X-X＇)上以及与第一方向交叉的第二方向(Y-Y＇)上排 列的多个柱状物P。通过使用硬掩模图案(未图示)来蚀刻衬底100形成 柱状物P。柱状物P可具有圆柱状结构。

在衬底100中在第一方向上排列的柱状物P的各列之间形成环绕柱 状物P且在第一方向上延伸的掩埋位线101。掩埋位线101通过用于器 件隔离的沟槽T而彼此隔离。

在柱状物P的外周表面上形成环绕柱状物P的环绕型栅电极(未图 示)。形成字线102以使得其电连接至环绕型栅电极且在第二方向上延 伸。在柱状物P的顶部上形成储存电极104。接触插塞103可置于柱状 物P与储存电极104之间。

在相对于衬底表面垂直地形成沟道的垂直沟道晶体管中，沟道长度 可在不受器件面积限制的情形下增大，因此防止短沟道效应。然而，在 用于形成字线102的工艺中存在限制，导致器件实效。在下文中，将参 考图2A至图2C详细地描述用于在衬底中制造垂直沟道晶体管的方法 及其限制。

图2A至图2C说明用于制造具有垂直沟道晶体管的半导体器件的方 法。具体地，图2A至图2C说明沿图1的线Y-Y＇(即，第二方向)截取 的横截面图。图2A至图2C中的相同附图标记表示与图1中相同的元 件。由于提供附图来说明用于形成字线的特定工艺中的限制，因而在此 将省略不相关部分的详细描述。

参考图2A，提供半导体衬底100，其包括在第一方向上以及与第一 方向交叉的第二方向上排列的多个柱状物P。环绕型栅电极203形成为 环绕柱状物P的下部分。在衬底100中在第一方向上排列的柱状物P 之间形成掩埋位线101，从而环绕柱状物P且在第一方向上延伸。掩埋 位线101通过用于器件隔离的沟槽T而彼此隔离。在柱状物P上形成第 一硬掩模图案201且在柱状物P的上部分的侧壁以及第一硬掩模图案 201的侧壁上形成间隔物202。

在所得结构上形成氧化物层204，且接着通过化学机械抛光(CMP) 工艺进行平坦化直至暴露第一硬掩模图案201。在平坦化的所得结构上 形成第二硬掩模205之后，为了形成字线，在硬掩模205上形成光刻胶 图案207。可在光刻胶图案207之下形成抗反射层206，以防止曝光工 艺期间的反射。

参考图2B，使用光刻胶图案207作为蚀刻阻挡层来蚀刻第二硬掩模 205，以形成第二硬掩模图案205A，第二硬掩模图案205A暴露出对应 于将形成字线的区域的氧化物层204。在此，在形成光刻胶图案207的 工艺期间的掩模覆盖误差(overlay error)可能导致第二硬掩模图案 205A与第一硬掩模图案201和柱状物P之间的不对准(参见图2B中的 虚线圈区域)。由于半导体器件高度集成且尺寸较小，因此覆盖误差和 不对准的现象变得更加严重。

参考图2C，使用第二硬掩模图案205A作为蚀刻阻挡层来干蚀刻氧 化物层204直至暴露环绕型栅电极203的上部分，由此形成用于字线的 沟槽。之后，在所得结构上形成用于字线的导电层，对导电层实施回蚀 工艺至低于柱状物P的顶表面的预定点。结果，形成字线102以部分地 填充用于字线的沟槽。字线102在第二方向上延伸且电连接至环绕型栅 电极203。