[发明专利]使用搀杂物和具有受控晶体结构的多层硅薄膜来调整多晶硅薄膜和周围层的应力

说明书

技术领域

本发明的实施例一般涉及半导体加工领域，并且尤其是涉及多层硅薄膜及其制造方法。

背景技术

集成电路可以包括多于一百万个形成在衬底(例如，半导体晶片)上的微电子场效应晶体管(例如，互补金属氧化物半导体(CMOS)场效应晶体管)。CMOS晶体管包括设置在限定在半导体衬底中的源区和漏区之间的栅结构。栅结构一般包括形成在栅电介质材料上的栅电极。栅电极控制在栅电介质之下的载流子在形成在漏区和源区之间的沟道区中的流动，以便打开或关闭晶体管。在本领域漏和源区被共同地表述为“晶体管结”。有一种恒定的趋势是增加这种晶体管的操作速度和性能。

因而，需要一种用于增加晶体管的速度和性能的方法。

发明内容

在此描述的实施例一般涉及通过操纵在晶体管或其附近使用的硅薄膜的应力来调整晶体管中的应力的方法。在一个实施例中提供了一种形成多层硅薄膜的方法。将衬底定位在处理室中。通过使包含硅气体源的第一处理气体流进处理室，在衬底上形成非晶硅薄膜。通过在第一温度下使包含硅气体源的第一处理气体混合物和包含H2及惰性气体的第一稀释气体混合物流进沉积室，在非晶硅薄膜上形成多晶硅薄膜。在某些实施例中，多晶硅薄膜具有<220>方向占支配地位的晶体取向。在某些实施例中，多晶硅薄膜具有<111>方向占支配地位的晶体取向。

在另一个实施例中，提供了包含具有无规则晶粒结构或柱状晶粒结构的下部非晶硅薄膜和上部多晶硅薄膜的栅电极。在某些实施例中，上部多晶硅薄膜具有使其垂直尺寸等于其水平尺寸的晶粒尺寸。在某些实施例中，上部多晶硅薄膜具有<111>方向或方位占支配地位的晶体取向。在某些实施例中，上部多晶硅薄膜具有<220>方向或方位占支配地位的晶体取向。

在再一个实施例中，提供了一种MOS晶体管。这种MOS晶体管包括形成在单晶硅衬底上的栅电介质、形成在该栅电介质上的栅电极以及沿着该栅电极的相对侧形成在该单晶硅衬底中的一对源/漏区。该栅电介质包含非晶硅薄膜和上部多晶硅薄膜。在某些实施例中，该MOS晶体管的上部多晶硅薄膜选自由柱状多晶硅、“MCG”多晶硅、多晶硅锗、非晶硅、非晶硅锗、及其组合组成的组。

附图说明

因此可以通过参考实施例来获得可详细理解本发明的上述特征的方式，即上面简要概括的本发明的更详细的描述，其中一些实施例在附图中阐明。然而，要注意附图仅仅阐明本发明的典型实施例，因而不能理解为限定它的范围，因为本发明可以包括其它等效的实施例。

图1表示示例性半导体处理系统的剖面侧视图；

图2表示示例性室和该室的内部组成的放大图；

图3表示根据在此描述的某些实施例的沉积工艺的工艺流程图；

图4A-4F表示根据在此描述的某些实施例的衬底结构的简要剖面图；

图5表示根据在此描述的某些实施例的场效应晶体管的简要剖面图；

图6表示用于实施在此描述的某些实施例的示例性集成半导体处理系统(例如多腔集成设备)的简要平面图。

为了便于理解，可能的话，已经使用的同样的参考符号表示图中共同的相同元件。可以预期一个或多个实施例的元件和/或加工步骤可以有利的包含在一个或更多的其它实施例中而不用另外叙述。

具体实施方式

如在权利要求中记载的，在此描述的实施例涉及通过操纵在晶体管或其附近使用的硅薄膜的应力来调整在NMOSFET和PMOSFET晶体管中的应力的方法。在某些情况中，拉应力改善NMOSFET的性能，而在其它情况中，压应力改善PMOSFET的性能。应力导致晶体管沟道中的硅原子之间的平均距离改变。当硅原子之间的平均距离改变时，载流子(电子或空穴)的迁移率就会调整。因而，应力操纵的目标是在NMOSFET的沟道中产生拉应力，同时在PMOSFET的沟道中产生压应力。通过操纵晶体管沟道中的应力可以改善晶体管的性能。

多晶硅起直接在栅电介质顶部上形成的栅电极的作用。而栅电介质又直接在其上形成栅电介质的单晶硅中的晶体管沟道的顶部上形成。由于多晶硅邻近沟道，因此多晶硅薄膜应力的小的改变对晶体管沟道中的载流子的迁移率具有很大的影响。