[发明专利]半导体存储器件及其制造方法

说明书

技术领域

本发明涉及半导体存储器件及其制造技术，尤其是涉及可有效适用于具有将氮化膜作为电荷存储层的MONOS(Metal Oxide NitrideOxide Semiconductor：金属氧化物氮化物氧化物半导体)存储单元的半导体存储器件的技术。

背景技术

作为能够电写入、电擦除的非易失性半导体存储器件，当前，使用EEPROM(Electrical Erasable and Programmable Read OnlyMemory；电可擦可编程只读存储器)。以闪速存储器为代表的非易失性半导体存储器件的存储单元，在MIS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管的下方，具有由氧化膜包围的导电性的浮置栅电极或以俘获(trap)性绝缘膜为代表的电荷存储区域，将电荷作为存储信息存储在该电荷存储区域内，并将其作为MIS晶体管的阈值电压读出。

作为将俘获性绝缘膜用作电荷存储区域的存储单元，有MONOS方式的存储单元。其中尤以1个存储单元具有存储栅电极和选择栅电极这2个栅电极的分割栅型存储单元在近年来获得广泛应用。分割栅型存储单元由于将俘获性绝缘膜用作电荷存储区域，因此能够离散地存储电荷因而数据保持的可靠性优良。而且，由于数据保持的可靠性优良，可以使在俘获性绝缘膜的上下形成的氧化膜薄膜化，因此具有可以使写入、擦除动作的电压降低等优点。另外，通过使用分割栅型存储单元，可以利用注入效率优良的SSI(Source Side Injection：源极侧注入)方式将热电子注入到俘获性绝缘膜内，因此能够实现高速、低电流的写入。而且，由于写入、擦除动作的控制简单，还具有能使周边电路为小规模的优点。所谓俘获性绝缘膜，是指可以存储电荷的绝缘膜，作为一例可举出氮化硅膜。

分割栅型存储单元的单元结构，大致可分为图35和图36中示出的2种类型。在图35所示的单元结构的第一存储单元中，先形成选择栅电极CG后，再形成由下部氧化膜OIb、氮化硅膜NI和上部氧化膜OIt构成的ONO膜，并以侧壁间隔体的形状形成存储栅电极MG(例如参照专利文献1)。与此不同，在图36所示的单元结构的第二存储单元中，先形成由下部氧化膜OIb、氮化硅膜NI和上部氧化膜OIt构成的ONO膜并在其上形成了存储栅电极MG后，再形成用于确保存储栅电极MG和选择栅电极CG之间的耐压的侧壁氧化膜GAP和选择栅电极CG的栅极绝缘膜OG。之后，以侧壁间隔体的形状形成选择栅电极CG。

上述第一存储单元的优点在于，由于在存储栅电极MG和选择栅电极CG之间有ONO膜，很容易确保存储栅电极MG和选择栅电极CG之间的耐压，并可以将两者之间的距离缩短到ONO膜的膜厚的程度。当可以缩短存储栅电极MG和选择栅电极CG之间的距离时，能够减小存储栅电极MG和选择栅电极CG之间的下方的沟道部的隙阻，从而能够得到比上述第二存储单元大的读出电流。此外，在图35和图36中，符号SUB、PW、Srm和Drm分别表示半导体衬底、p阱区、源区和漏区。

专利文献1：日本特开2005-123518号公报

发明内容

在分割栅型MONOS存储单元中，当进行采用SSI方式的写入时，存在着写入时发生干扰的问题。此处提到的写入时的干扰，是指如下的现象：当选择某个存储单元并进行该存储单元的写入动作时，施加于选择存储单元的电压也施加在与同一布线连接着的没有选择的非选择存储单元上，使非选择存储单元进行弱的写入和弱的擦除动作，从而使数据逐渐地丢失。在采用SSI方式的写入中，对连接了多个存储单元的源区的源极线和连接了多个存储单元的存储栅电极的存储栅极线的双方都施加高电压。因此，产生了存在着在源区和存储栅电极的双方都施加高电压的非选择存储单元并在该非选择存储单元中进行将电子注入到电荷存储区域内的弱的写入的问题。

作为解决干扰的方法，可以考虑将连接于同一源极线和同一存储栅极线的存储单元数减少的方法。但是，在这种方法中，需要将1条布线分为多条，而且还需要增加用于驱动布线的驱动器数，因此将使存储器模块的面积增加。

本发明的目的在于，提供一种能够在分割栅型MONOS存储单元中使采用SSI方式进行写入时的抗干扰性提高的技术。

本发明的上述以及其他的目的和新的特征，能够从本说明书的记述和附图中得以明确。

简单地说明在本申请书所公开的发明中代表性技术方案的概要如下。