[发明专利]沟槽栅MOSFET及其制造方法无效

专利信息
申请号: 200810188832.5 申请日: 2008-12-26
公开(公告)号: CN101471381A 公开(公告)日: 2009-07-01
发明(设计)人: 金希大 申请(专利权)人: 东部高科股份有限公司
主分类号: H01L29/78 分类号: H01L29/78;H01L21/336
代理公司: 北京康信知识产权代理有限责任公司 代理人: 李丙林;张 英
地址: 韩国*** 国省代码: 韩国;KR
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摘要:
搜索关键词: 沟槽 mosfet 及其 制造 方法
【说明书】:

本申请基于35 U.S.C 119要求第10-2007-0139980号(于2007 年12月28日递交)韩国专利申请的优先权,其全部内容结合于此 作为参考。

技术领域

本发明涉及一种MOSFET(金属氧化物半导体场效应晶体管), 更具体地,涉及一种沟槽栅(trench gate)MOSFET及其制造方法, 该沟槽栅MOSFET提高了晶体管的击穿电压(BV)(breakdown voltage)。

背景技术

随着减小元件设计尺寸以最大化半导体器件集成度的趋势,单 元间距(cell pitch)之间的间隔也减小。这样的减小要求接触尺寸 (contact size)线性减小。然而,减小的接触尺寸增加了接触电阻 (contact resistance),从而导致半导体器件具有负面因素,该负面 因素增加了功耗,并且降低了器件的操作速度。

对此,需要降低接触电阻以最大化器件特性而不恶化设计的优 势。使用沟槽栅MOSFET是一种技术,该技术可以通过刻蚀位于 硅衬底的表面之下的硅衬底以形成接触件(contact)来克服最小化 的接触尺寸。这样增加了接触硅区的总接触面积,从而使电阻的增 加最小化。

图1是示出了沟槽栅MOSFET的横截面图,该沟槽栅MOSFET 包括:高浓度(P++)半导体衬底40、在衬底40上和/或上方形成 的N+外延层42以及在N+外延层42上和/或上方形成的N-外延层 44。晶体管进一步包括在N-外延层44上和/或上方形成的多个P- 本体区(P-body region)48。P-本体区48通过沟槽隔离区来相互电 隔离。通过填充有掺杂多晶硅的栅极59来形成沟槽隔离区。晶体 管可以进一步包括:NO外延层,位于P-本体区48的下面,并且该 NO外延层的浓度高于N-外延层44的浓度以便减少器件的正向压 降(forward voltage drop);N+发射极区60,形成在P-本体区48的 最上表面中;以及接触孔62,在N+发射极区60之间的P-本体区 48的最上表面中形成。晶体管还可以分别包括发射极(emitter electrode)E和集电极(collector electrode)C。

这样的沟槽栅MOSFET存在恶化器件的BV特性的问题,该问 题是由位于沟槽的底部与N-外延层之间的P-本体区厚度的减少而 导致的。

发明内容

本发明实施例涉及一种诸如沟槽栅MOSFET的MOSFET及其 制造方法,该MOSFET及其制造方法使晶体管的击穿电压(BV) 最大化。

根据本发明实施例,沟槽栅MOSFET可以包括以下中的至少 一个:第二导电型第一外延层,在第一导电型半导体衬底上和/或上 方形成;第二导电型第二外延层,在第二导电型第一外延层上和/ 或上方形成;第一导电型本体区,在第二导电型第二外延层上和/ 或上方形成;沟槽,这些沟槽在第一导电型本体区中以预定的距离 相互隔开形成;栅极,这些栅极掩埋在沟槽中;第二导电型发射极 区,这些第二导电型发射极区在第一导电型本体区的上部表面 (upper surface)中形成;以及接触孔,在相邻的第二导电型发射 极区之间的第一导电型本体区的上部表面中形成。根据本发明实施 例,形成第一导电型本体区以便与第二导电型第二外延层接触的第 一导电型本体区的底部表面(bottom surface)具有圆形截面(circular cross-section)。

根据本发明实施例,一种制造沟槽栅MOSFET的方法可以包 括以下中的至少之一:在第一导电型半导体衬底上和/或上方形成第 二导电型第一外延层和第二导电型第二外延层;在第二导电型第二 外延层上和/或上方形成第一导电型本体区;在第一导电型本体区中 形成隔开预定距离的多个沟槽;通过用导电层掩埋这些沟槽来形成 多个栅极;在第一导电型本体区的上部表面中形成第二导电型发射 极区;在第二导电型发射极区的中部的第一导电型本体区的上部表 面中形成接触孔;以及将与第二导电型第二外延层接触的第一导电 型本体区的底部表面形成具有圆形截面。

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