[发明专利]以甚高频工作的双模预分频器电路

权利要求书

1.一种以甚高频工作的双模预分频器电路(1)，所述电路包括至少 一个由第一、第二动态D型触发器(12、13)以及两个逻辑门(15、16) 形成的部件，所述两个逻辑门(15、16)配置在所述两个动态D型触发器 之间的负反馈中，所述两个动态D型触发器通过输入时钟信号(CK)计 时，以通过所述第二动态D型触发器提供分频的输出信号(OUT)，根据 提供给其中一个逻辑门输入端的分频模式选择信号(divb)，所述输出信 号(OUT)的频率与用等于2的第一因子分频的输入时钟信号频率匹配， 或者与用等于3的第二因子分频的输入时钟信号频率匹配，所述第二动态 D型触发器(13)的一个输出端(Q)连接到所述第一动态D型触发器(12) 的一个输入端，所述预分频器电路(1)的特征在于：所述两个逻辑门为 NAND门，并且所述动态D型触发器中的一个由三个有源分支形成，从而 仅提供一个反相输出信号。

2.如权利要求1所述的预分频器电路(1)，其特征在于：所述第 一NAND门(15)被配置为接收所述第一动态D型触发器(12)的反相 输出信号(Qb)和所述分频模式选择信号(divb)，所述第一动态D型触 发器(12)仅有三个有源分支；所述第二NAND门(16)被配置为接收所 述第一NAND门的输出信号和所述第二动态D型触发器(13)的非反相 输出信号(Q)，以向所述第二动态D型触发器的输入端提供输出信号， 所述第二动态D型触发器的非反相输出信号被提供给所述第一动态D型触 发器的输入端。

3.如权利要求1所述的预分频器电路(1)，其特征在于：所述预 分频器电路的分频输出信号(OUT)由所述第二动态D型触发器(13)的 反相输出端(Qb)提供。

4.如权利要求1所述的预分频器电路(1)，其特征在于：所述预 分频器电路包括具有单个反相输出端的第三动态D型触发器，所述第三动 态D型触发器由三个有源分支形成，所述第三动态D型触发器在输入端接 收反相分频模式选择信号(div)，从而通过所述反相输出端向所述第一 NAND门提供所述模式选择信号(divb)，所述第三动态D型触发器通过 所述第二动态D型触发器的非反相输出信号计时。

5.如权利要求2所述的预分频器电路(1)，其特征在于：所述第 一动态D型触发器和/或第三动态D型触发器包括第一有源分支、第二有 源分支、和第三有源分支，所述第一有源分支中在连接到连续电压源的正 端子(V_DD)与负端子(V_SS)之间配置有串联的第一、第二PMOS晶体管 (P1，P2)、第一NMOS晶体管(N1)，所述第一PMOS晶体管和第一 NMOS晶体管的一个栅极相连接，形成所述动态D型触发器的输入端子， 因此所述第二PMOS晶体管的一个栅极接收对所述动态D型触发器计时 的时钟信号(CK)；所述第二有源分支中配置有串联的第三PMOS晶体 管(P3)、第二、第三NMOS晶体管(N2，N3)，所述第三PMOS晶体 管和第三NMOS晶体管的一个栅极接收所述时钟信号，因此所述第二 NMOS晶体管的一个栅极连接到所述第二PMOS晶体管和所述第一 NMOS晶体管的漏极；所述第三有源分支中配置有串联的第四PMOS晶 体管(P4)、第四、第五NMOS晶体管(N4，N5)，所述第四NMOS 晶体管的一个栅极接收所述时钟信号，因此所述第四NMOS晶体管的一个 栅极和所述第五NMOS晶体管的一个栅极连接到所述第二NMOS晶体管 和所述第三PMOS晶体管的漏极，所述第四PMOS晶体管和第四NMOS 晶体管的漏极连接节点提供所述反相输出信号。

6.如权利要求5所述的预分频器电路(1)，其特征在于：所述第 二动态D型触发器包括与所述第一、第三动态D型触发器一样的三个有源 分支，以及一个反相器级，用于提供非反相输出信号。

7.如权利要求1所述的预分频器电路(1)，其特征在于：所述预 分频器电路集成在0.18μm CMOS技术的P掺杂硅衬底中。

8.如权利要求1所述的预分频器电路(1)，其特征在于：所述预 分频器电路在第一2分频器或3分频器部件之后包括结合有其它2分频器 或3分频器部件的一组2分频器，所述其它2分频器或3分频器部件分别 由至少两个动态D型触发器和两个NAND门形成，所述两个NAND门配 置在所述两个动态D型触发器之间的负反馈中。