[发明专利]一种解码器

权利要求书

1.一种解码器，其特征在于，所述解码器可对传输数据的随机错误进行纠错，且具有纠错能力a和纠错能力b，所述a和b为可纠正所述传输数据的随机错误的比特数，所述a和b均为自然数，且a大于b；所述解码器包括复合错误位置多项式计算装置，所述复合错误位置多项式计算装置包括选择信号的输入端、辅助多项式存储单元、伴随式存储单元、错误位置多项式存储单元；

所述选择信号的输入端用于输入选择所述解码器当前纠错能力为a或者b的信号；

所述辅助多项式存储单元进一步包括第一资源选择逻辑子单元以及a个寄存器τ₀～τ_a-1，所述第一资源选择逻辑子单元的输入端与所述选择信号的输入端相连，所述第一资源选择逻辑子单元在选择信号选择当前纠错能力为a或者b时，分别选通τ₀～τ_a-1或者τ₀～τ_b-1参与计算；

所述错误位置多项式存储单元进一步包括第二资源选择逻辑子单元以及a+1个寄存器σ₀～σ_a，所述第二资源选择逻辑子单元的输入端与所述选择信号输入端相连，所述第二资源选择逻辑子单元在选择信号选择当前纠错能力为a或者b时，分别选通σ₀～σ_a或者σ₀～σ_b参与计算；

所述伴随式存储单元进一步包括第三资源选择逻辑子单元以及2a个寄存器S₁～S_2a，所述第三资源选择逻辑子单元的输入端与所述选择信号的输入端相连，所述第三资源选择逻辑子单元在选择信号选择当前纠错能力为a或者b时，分别选通S₁～S_2a或者S₁～S_2b参与计算。

2.如权利要求1所述的解码器，其特征在于，所述复合错误位置多项式计算装置进一步包括：迭代次数计数器，

所述迭代次数计数器进一步包括第四资源选择逻辑子单元以及a+1个寄存器P₀～P_a，所述第四资源选择逻辑子单元的输入端与所述选择信号输入端相 连，所述第四资源选择逻辑子单元根据输入的选择信号输出相应的迭代周期信号作为所述迭代次数计数器的输出。

3.如权利要求1所述的解码器，其特征在于，所述第一资源选择逻辑子单元具体由多路选择器构成。

4.如权利要求2所述的解码器，其特征在于，所述第一资源选择逻辑子单元具体由多路选择器构成。

5.如权利要求1所述的解码器，其特征在于，所述第二资源选择逻辑子单元具体由多路选择器构成。

6.如权利要求2所述的解码器，其特征在于，所述第二资源选择逻辑子单元具体由多路选择器构成。

7.如权利要求1所述的解码器，其特征在于，所述第三资源选择逻辑子单元具体由多路选择器构成。

8.如权利要求2所述的解码器，其特征在于，所述第三资源选择逻辑子单元具体由多路选择器构成。

9.如权利要求2所述的解码器，其特征在于，所述第四资源选择逻辑子单元具体由多路选择器构成。

10.如权利要求1-9任一所述的解码器，其特征在于，所述解码器还具有纠错能力c，所述c为自然数，且a大于c；所述选择信号还用以选择所述解码器的当前纠错能力为c；

所述辅助多项式存储单元的第一资源选择逻辑子单元还用于在所述选择信号选择当前纠错能力为c时选通τ₀～τ_c-1参与计算；

所述错误位置多项式存储单元的第二资源选择逻辑子单元还用于在所述选择信号选择当前纠错能力为c时选通σ₀～σ_c参与计算；

所述伴随式存储单元的第三资源选择逻辑子单元还用于在所述选择信号选择当前纠错能力为c时选通S₁～S_2c参与计算。

11.如权利要求1或2所述的解码器，其特征在于，所述a等于16，所 述b等于12。

12.如权利要求10所述的解码器，其特征在于，所述a等于16，所述b等于12，所述c等于8。

13.如权利要求1-9任一所述的解码器，其特征在于，所述解码器还具有纠错能力c₁～c_n，所述n为大于1的整数，c₁～c_n为小于a的自然数；

所述选择信号的输入端还用于选择所述解码器当前的纠错能力为c₁～c_n其中之一；

所述辅助多项式存储单元的第一资源选择逻辑子单元还用于在选择信号选择当前的纠错能力为c_j时选通 参与计算；

所述错误位置多项式存储单元的第二资源选择逻辑子单元还用于在选择信号选择当前的纠错能力为c_j时选通 参与计算；

所述伴随式存储单元的第三资源选择逻辑子单元还用于在选择信号选择当前的纠错能力为c_j时选通 参与计算；

所述j为大于等于1、小于等于n的整数。