[发明专利]静电放电保护电路及其方法

说明书

技术领域

本发明有关于一种静电放电(Electrostatic Discharge，ESD)保护方案，且特 别有关于一种利用不同电气特性的放电元件来进行静电放电的静电放电保护电 路及其相关方法。

背景技术

请参考图1，图1所示是现有技术的静电放电保护电路10的示意图。静电 放电保护电路10是用来保护集成电路元件20以避免其遭受到静电放电的破坏。 静电放电保护电路10包括低通滤波器11、反相器12以及放电电路13，其中低 通滤波器11包括电阻R和电容C，反相器12包括P沟道金属氧化物半导体 (Positive Metal Oxide Semiconductor，PMOS)晶体管M_pa以及N沟道金属氧化 物半导体(Negative Metal Oxide Semiconductor，NMOS)晶体管M_na，放电电路 13包括NMOS晶体管M_nb。上述的低通滤波器11、反相器12以及放电电路13 之间的连接方式如图1所示。此外，第一连接垫14耦接于端点N₁，第二连接垫 15耦接于端点N₂(即接地电压V_gnd)，第三连接垫16耦接于端点N₅以接收传输 至集成电路元件20的输入信号，以及两个二极管D₁、D₂耦接于端点N₅，用来 保护集成电路元件20以避免其遭受出现在第三连接垫16上的静电放电信号的 破坏。

一开始时，PMOS晶体管M_pa、NMOS晶体管M_na以及NMOS晶体管M_nb是关闭的(Turn Off)，然而，当静电放电信号(即电压V_a)被引导至第一连接垫14 或第三连接垫16时，PMOS晶体管M_pa将会立即被开启(Turn On)，因此端点N₄上的电压会因充电而升高，从而开启NMOS晶体管M_nb以对电压V_a进行放电。 同时，低通滤波器11会对电压V_a进行低通滤波的操作以产生电压V_c，从而使 电压V_c由于电阻R和电容C所具有的低通滤波特性而渐渐地上升。在经过一段 时间Δt’后，电压V_c就会开启NMOS晶体管M_na以对端点N₄进行放电，接着， PMOS晶体管M_pa和NMOS晶体管M_nb就会关闭。由上述描述可得知，NMOS 晶体管M_na、PMOS晶体管M_pa以及NMOS晶体管M_nb一般均为核心元件(core  device)，即低压元件，其用来提高静电放电保护电路10的敏感度。

然而，上述低压元件虽然可以快速地对静电放电信号进行放电，但是其也 具有较大的漏电流，因此，当集成电路元件的数量越来越多时，静电放电保护 电路的数量也会越来越多。由此可知，在静态的状况下，由于所有静电放电保 护电路均采用低压元件，产生非常大的漏电流将无法避免。

发明内容

为了在提供静电放电保护电路时减小其漏电流，本发明提供以下技术方案：

本发明的实施例提供一种静电放电保护电路。上述静电放电保护电路包括 第一保护电路以及第二保护电路。第一保护电路具有低压元件，其直接耦接于 电源连接垫和接地连接垫之间。第二保护电路具有高压元件，其直接耦接于电 源连接垫和接地连接垫之间，其中该第一保护电路和该第二保护电路并联于该 电源连接垫与该接地连接垫之间，该高压元件和该低压元件是由多个参数之一 或该多个参数中的任意组合来定义，该多个参数包括晶体管的阈值电压、晶体 管的栅极氧化层厚度、晶体管的结击穿电压、晶体管的阱掺杂密度及晶体管的 静态漏电流。