[发明专利]缓存控制装置、信息处理装置和缓存控制方法

说明书

技术领域

本发明的一个方面涉及一种用于控制CPU与内存之间的数据传输的缓存控制装置、一种具有所述缓存控制装置的信息处理装置以及一种缓存控制方法。 

背景技术

近年来，LSI的工作频率显著增加，因而内存存取时间相对地大于LSI中的处理时间。 

作为上述问题的一个对策，执行了推测性提取(fetch)，其中在所请求的数据是否存储在CPU的缓存中变得清楚之前，从CPU或I/O控制器接收到内存提取请求的系统控制器(下文称为“SC”)向内存控制器(下文称为“MAC”)发出内存提取请求。 

也就是说，SC在其内部保留存储在各个CPU的缓存中的数据标签信息，比如地址或更新状态，并且在内存提取请求中所请求的数据是否存储在CPU的缓存中变得清楚之前，搜索(探查)所述标签信息以执行推测性内存存取。推测性提取允许提早开始内存存取操作，因此，若所述数据不在缓存中，则可减少内存存取等候时间，换言之，等待时间(latency)。 

已存在已知的用于减少内存存取等待时间的方法。例如，已知这样一种方法，其中，与从标签存储器(tag memory)中读出标签信息并行地，推测性地存取系统中的内存，并且基于所读出的标签信息来确定是否丢弃通过推测性提取从内存中获得的数据，其中标签信息是与系统中所提供的缓存存储器的数据存储状态相关的信息。此外，已知这样一种机制，其在系统中的特定位置保留对应于推测性提取的响应数据，以等待CPU所执行的缓存搜索的结果，基于该结果来确定是否采用对应于所 述推测性提取的响应数据；并且，已知这样一种方法，其对推测性请求进行处理，从而减少由于非推测性流量引起的汇聚和冲突。 

存在多个对推测性提取进行论述的相关技术： 

专利文献1：日本专利公开第2001-167077号； 

专利文献2：日本专利公开第2003-186669号。 

对于与具有较长包长度的命令比如STR(存储：在内存中写入数据的命令)相比优先选择具有较短包长度的提取命令的内存控制装置，在将常规的推测性提取方法应用于包括上述内存控制装置的系统的情况下，当针对同一地址的提取请求和STR请求彼此冲突(存取请求针对同一地址)时，不能维持在系统中交换的请求之间的次序。 

将参照图5A和5B给出对请求之间的次序的进一步描述，图5A和5B各自示出了在发出STR命令之后发送推测性提取的时序。应注意，图5A示出了推测性提取的成功示例，而图5B示出了其失败示例。在图5A和5B中，水平轴代表时间。 

当从CPU发出STR命令时，SC向MAC通知所述STR命令，由此更新内存中的数据(在MAC中从旧数据转变为新数据)。 

在图5A所示的情况下，在推测性提取发出并到达MAC的时间点，数据已被更新，从而可毫无问题地采用推测性提取所获得的数据。 

另一方面，在图5B所示的情况下，尽管在正常情况下应读出新数据，但是读出了STR之前的未更新的数据(旧数据)。因此，当采用推测性提取所获得的数据时，将出现问题。 

此外，在上述将推测性提取所获得的数据保留在系统内的方法中，必须将所获得的数据临时存储在SC中的缓冲器中，并且在确定是否采用对应于推测性提取的响应数据之前等待探查结果。因此，需要增加缓冲器容量，这将不利地导致LSI尺寸和功耗的增大。 

此外，当推测性提取结果为失败时，总线吞吐量相应地被降低。因此，必须尽可能地减少推测性提取中的失败次数。

发明内容

本发明的一个方面是解决上述问题，并且本发明的目的是提供一种缓存控制装置、一种信息处理装置以及一种缓存控制方法，其通过在预定的监控时间内保留推测性提取的状态来确保请求之间的次序。