[发明专利]半导体器件及其制造方法

说明书

本中请基于35U.S.C119要求第10-2007-0136172号(于2007 年12月24日递交)韩国专利申请的优先权，其全部内容结合于此 作为参考。

技术领域

本发明涉及一种半导体器件及其制造方法，更具体地，涉及一 种能够提高器件可靠性的半导体器件及其制造方法。

背景技术

实施例涉及一种半导体器件及其制造方法，该半导体器件及其 制造方法可以使器件的可靠性最大化。可以期望使晶体管的尺寸最 小化而允许使特定区域上的晶体管数目最大化。然而，当使晶体管 的尺寸最小化时，对减小源极/漏极的结深存在限制。

当制造半导体器件时，随着沟道从相对长的沟道变为0.5μm或 更小的短沟道，源极/漏极的耗尽区(depletion region)可能渗入沟 道。这可能使有效沟道长度和阈值电压最小化，从而导致短沟道效 应。这种短沟道效应可能导致MOS晶体管中栅极控制功能的丧失。

可以期望使栅极绝缘膜的厚度最小化，或使在源极/漏极之间 (例如，栅电极)的沟道下面的耗尽区宽度最小化，来使该短沟道 效应最小化。还可以期望降低半导体衬底中的杂质浓度，并且也形 成浅结，来使该短沟道效应最小化。

包括具有浅结的MOS晶体管的半导体器件是轻掺杂漏极 (LDD)结构的实例。实例图1A到图1E是示出了制造半导体器件 的方法的横截面图。

如实例图1A中所示，可以在半导体衬底21中限定有源区和器 件隔离区。可以通过LOCOS工艺或浅沟槽隔离(STI)工艺来在半 导体衬底21的器件隔离区中形成器件隔离膜22。在以相对高的温 度来热氧化半导体衬底21之后，在半导体衬底21上和/或上方沉积 栅极绝缘膜23。然后，可以在半导体衬底21上和/或上方沉积多晶 硅层。然后可以通过光刻工艺来选择性地刻蚀该多晶硅层和栅极绝 缘膜23，从而形成栅电极24。

如实例图1B中所示，可以在包括栅电极24的半导体衬底21 的表面上和/或上方形成氧化膜25。然后，可以使用栅电极24作为 掩膜来将低浓度杂质离子注入至半导体衬底21的表面中。注入杂 质离子可以在栅电极24的相对侧的半导体衬底21的表面中形成轻 掺杂漏极(LDD)区26。在该离子注入工艺中可以使用低剂量注入 工艺。

如实例图1C中所示，在去除氧化膜25之后，可以在包括栅电 极24的半导体衬底21的表面上和/或上方形成第一绝缘膜27。然 后，可以在半导体衬底21上和/或上方形成具有不同的刻蚀选择性 的第二绝缘膜28。在实施例中，第一绝缘膜27可以由氧化硅膜形 成，而第二绝缘膜28可以由氮化硅膜形成。当去除氧化膜25时， 可能会影响栅极绝缘膜23的质量，并使器件隔离膜22的边沟 (divot)深度最大化。依次地，这可能影响该器件的性能。

如实例图1D中所示，然后，可以在第一绝缘膜27的整个表面 和第二绝缘膜28的整个表面上实施凹蚀(etch back)工艺。因此， 可以在栅电极24相对的侧表面上形成第一绝缘膜侧壁27a和第二 绝缘膜侧壁28a。

如实例图1E中所示，然后，可以使用栅电极24、第一绝缘膜 侧壁27a和第二绝缘膜侧壁28a作为掩膜来将高浓度杂质离子注入 至半导体衬底21的整个表面中，从而在半导体衬底21的表面中形 成源极/漏极杂质区29。源极/漏极杂质区29可以被形成连接至LDD 区26。在实施例中，可以在该离子注入工艺中使用高剂量注入工艺。 然后，可以通过常规工艺来形成层间绝缘膜和金属线，从而完成逻 辑工艺(logic process)。

然而，在这种半导体制造方法中，可以通过栅电极形成之后的 低剂量注入工艺，和通过隔离体(spacer)形成之后的高剂量注入 工艺来形成LDD区。这可能导致该LDD区在如实例图1E中所示 的区域OL中与栅极绝缘膜的下部重叠。因此，重叠的LDD区和 栅极绝缘膜可能使栅致漏极泄漏(gate-induced drain leakage) (GIDL)特性恶化，并产生可能使器件性能最小化的寄生电阻。

此外，当使用隔离体来在栅极和有源区之间产生隔离结构时， 可能对相邻栅电极之间的介电层实施间隙填充工艺存在局限性。因 此，如实例图2中所示，由于相对小的工艺变化，可能会出现诸如 气孔的缺陷。