[发明专利]内连结构的形成方法无效
| 申请号: | 200810176070.7 | 申请日: | 2008-11-11 |
| 公开(公告)号: | CN101635272A | 公开(公告)日: | 2010-01-27 |
| 发明(设计)人: | 陈能国;曾国华;蔡正原 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
| 主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/31;H01L21/311 |
| 代理公司: | 隆天国际知识产权代理有限公司 | 代理人: | 陈 晨;张浴月 |
| 地址: | 中国台*** | 国省代码: | 中国台湾;71 |
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| 摘要: | |||
| 搜索关键词: | 结构 形成 方法 | ||
1.一种内连结构的形成方法,包括:
于一基板的表面上形成一介层物介电层;
形成一蚀刻停止层于该介层物介电层之上;
图案化该蚀刻停止层,以形成多个穿透该蚀刻停止层内的开口;
形成一沟槽介电层于经图案化的该蚀刻停止层之上;
于该沟槽介电层内形成多个沟槽开口,所述多个沟槽开口分别位于该蚀刻停止层内的所述多个开口上;以及
穿透该沟槽介电层内与该蚀刻停止层内的所述多个开口而于该介层物介电层内形成多个介层物开口。
2.如权利要求1所述的内连结构的形成方法,其中穿透该蚀刻停止层的所述多个开口较所述多个介层物开口大10~50%。
3.如权利要求1所述的内连结构的形成方法,其中所述多个沟槽开口与所述多个介层物开口采用一共同的光刻与蚀刻步骤所形成。
4.如权利要求1所述的内连结构的形成方法,其中形成该沟槽介电层包括:
采用高密度等离子体气相沉积工艺形成一第一介电层;以及
采用等离子体加强型化学气相沉积程序以形成一第二介电层于该第一介电层上。
5.如权利要求4所述的内连结构的形成方法,于形成该沟槽介电层之后还包括平坦化该基板表面的步骤。
6.如权利要求1所述的内连结构的形成方法,还包括于所述多个介层物开口与所述多个沟槽开口内填入导电材料的步骤。
7.一种内连结构的形成方法,包括:
于一基板上形成一第一介电层;
形成一蚀刻停止层于该第一介电层上;
施行一第一光刻程序,以形成穿透该蚀刻停止层内的多个开口;
形成一第二介电层于该蚀刻停止层之上;
施行一第二光刻程序,以于该第二介电层内形成多个图案化的沟槽开口,所述多个沟槽开口大体对准于位于该蚀刻停止层内的所述多个开口;以及
采用该图案化的蚀刻停止层作为硬掩模,于该第一介电层内形成多个介层物开口。
8.如权利要求7所述的内连结构的形成方法,其中该第一光刻程序采用一介层物遮罩层而实施。
9.如权利要求7所述的内连结构的形成方法,其中该第二介电层大体完全地填入于该蚀刻停止层内的所述多个开口。
10.如权利要求7所述的内连结构的形成方法,其中该第一光刻程序与该第二光刻程序分别为一浸润型光刻程序。
11.如权利要求7所述的内连结构的形成方法,其中形成该第二介电层包括:
采用高密度等离子体加强型化学气相沉积法形成一下方膜层;以及
采用等离子体加强型化学气相沉积法以形成一上方膜层于该下方膜层之上。
12.如权利要求11所述的内连结构的形成方法,还包括平坦化该上方介电层表面的步骤。
13.如权利要求7所述的内连结构的形成方法,还包括于所述多个介层物开口与所述多个沟槽开口内填入导电材料的步骤。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





