[发明专利]一种确定音频数据采样点位置的方法及装置有效
| 申请号: | 200810173090.9 | 申请日: | 2008-11-28 |
| 公开(公告)号: | CN101409093A | 公开(公告)日: | 2009-04-15 |
| 发明(设计)人: | 郑观东 | 申请(专利权)人: | 炬力集成电路设计有限公司 |
| 主分类号: | G11B20/10 | 分类号: | G11B20/10 |
| 代理公司: | 北京同达信恒知识产权代理有限公司 | 代理人: | 郭润湘 |
| 地址: | 519085广东省珠海市*** | 国省代码: | 广东;44 |
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| 摘要: | |||
| 搜索关键词: | 一种 确定 音频 数据 采样 位置 方法 装置 | ||
技术领域
本发明涉及多媒体播放领域,尤其涉及应用于数字音频接口的一种确定音频数据采样点位置的方法及装置。
背景技术
目前,便携式多媒体播放器通过使用数据音频接口,提高音频设备的扩展能力,提供给消费者专业、便利的听觉享受。其中,数据音频接口包括:民用级的SONY/PHILIPS数字音频(S/PDIF)接口和专业标准广播级的美国音频工程协会/欧洲广播联盟(AES/EBU)标准接口。通常在音源设备和播放器之间传输的音频数据需要通过编解码器进行编解码处理,但由于音源设备和播放器之间存在严重电磁波,如果在它们之间传输模拟信号,势必会造成音质的下降。因此常用的处理方案是:通过数字音频接口完成脉冲编码调制(Pulse CodeModulation,PCM)音频数据的传输,在播放器或音箱中完成PCM音频数据的模数(D/A)转换器解码,然后放大输出,以便提升音质。
为了实现上述过程,需要在便携式多媒体播放器中实现双向标记编码(Biphase-Mark Decoding),S/PDIF接口和AES/EBU接口都能实现双向标记(Biphase-Mark)编解码方式。
以S/PDIF接口为例,其传输的数据流由块(block)构成,每一个block的格式如图1所示:
每个block由192个帧(frames)组成;每个frame由2个子帧(sub-frame)组成;Sub-frame代表左或右声道的一个样点,其格式如图2所示。图1中Preamble分为preamble B,preamble W和preamble M。其中,preamble B标志一个block的头一个左声道(Channel L)样点的帧头,preamble W标志block中右声道(Channel R)样点的帧头,preamble M标志左声道样点的帧头(除block中第一个左声道样点之外)。
在图2所示sub-frame格式中,0-3比特(bit)为同步帧头(preamble),是采样点的开始标志(start flag),4-27bit是采样点的值。S/PDIF接口支持24bit或者20bit的解析度(resolution),当采样点的resolution为20bit时,LSB从8bit开始,4-7bit填0;否则,LSB从4bit开始。28bit为有效标志(validate flag),用于标志该采样点值是否有效,29bit为用户标识(user flag),标志该sub-frame是多媒体格式,还是广播格式,30bit为信道状态(channel state),31bit为奇偶校验位(parity bit)。
采样点值的编码满足双向标记编码格式,具体如图3所示:对数据编码时,编码脉冲遵循如下规则:在原始数据每个bit数据位对应的脉冲的边界处都会出现跳变,如上一个bit数据位的脉冲电平为高(high level),则下一个bit数据位的脉冲电平会跳变为低(low level),相反的过程也成立,如图3中的虚线所示处;同时,对数据编码时,若当前bit为“1”时,在该bit数据位对应的脉宽中间处,也会出现一次跳变,而当前bit为“0”时,则保持其对应的脉冲电平值不变,如图3中最下方箭头所示之处,指示出了在编码过程中产生脉冲跳变及维持脉冲电平不变的对应时刻点。在经过了双向标记编码后,串形数据接口中,最小的一个脉冲宽度实际上只是代表了真实数据的一半信息,通常将该最小脉冲宽度称之为chip。
S/PDIF作为异步单向、自建时钟(self-clocking)接口,在数据中已经隐含了时钟信息,所以,对于接收端来讲,可以从数据信息中恢复出时钟信号,并且利用该时钟信号完成数据的读取,并将采样率信息提交给应用层,完成音频数据的播放。
在音频接口中,恢复时钟信息通常会采用模拟的相同步逻辑(analogphase-locked loop,PLL),也就是模拟的锁相环,但是由于在双向标记编码中,1和0的编码方式不同,若输入数据为全“1”,则数据编码后的时钟信息为实际时钟的两倍,因为在每个bit对应的脉宽中间,都会出现一次脉冲跳变。而当输入数据为全“0”,则编码后跳变沿信息和时钟信息同频,因为只会在bit对应的脉冲的边界处才会出现跳变。所以采用传统的模拟的锁相环无法锁定实际的时钟信息,而且PLL会严重受限于输入信号的不稳定性公差(JitterTolerance)。
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