[发明专利]预测高压器件中的衬底电流的方法

说明书

本申请要求第10-2007-0137888号(于2007年12月26日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。 

技术领域

本发明涉及一种精确预测高压器件中的衬底电流(substratecurrent)的建模方法(modeling method)，其中，高压器件包括高压MOS晶体管，并且由于热电子效应，衬底电流流过衬底。 

背景技术

在半导体集成器件中，例如在金属氧化物半导体(MOS)晶体管中，衬底电流可以被使用并可以表示热电子效应(hot electroneffect)。热电子效应可以是这样一种现象：在MOS晶体管中，当电子从源区穿过沟道区向漏区移动时，在位于漏区末端周围的沟道中施加给电子的电场可以被最大化，而电子的动能(kinetic energy)可以显著地增加。一些电子可以超过Si-SiO₂界面处的能量势垒(energy barrier)，从而可以进入SiO₂膜中。这种具有相当高能量(significant energy)的电子可以被称作热电子。当具有高能量的电子移动时，这些具有高能量的电子可能在漏极结的高电场区中引起碰撞电离(impact ionization)，其中具有高能量的电子可以是热电子。由于碰撞电离，可能产生二次(secondary)电子-空穴对。由于这些，电子可以向漏区移动并可以使漏极电流增加。此外，空穴可以沿着电场向衬底移动，从而可以形成衬底电流。因此，可以基于衬底电流来分析热电子效应可能发生的程度(extent)。也就是，衬 底电流的增加可以表明，MOS晶体管中的热电子效应可能相对更显著。衬底电流的增加可以影响MOS晶体管的电特性。例如，在CMOS电路中，可能发生诸如噪声或闩锁(latch-up)的各种问题。由于这个原因，如果操作电路，就可能产生错误。 

图1示出了在相关技术(related art)MOS晶体管中的漏极电压V_d保持于3.3V、2.75V和2.2V的状态下，衬底电流随栅电压(gatevoltage)的变化。参照图1，如果相关技术晶体管中的漏极电压保持在预定值或者更高的值，例如，当漏极电压V_d可以是3.3V时，衬底电流最初可以随着栅电压增加。此外，衬底电流可以在一定的峰值点之后下降。原因可能如下。 

起初，如果施加栅电压，则漏极电流可以增加，用于碰撞电离的电子的数量可以增加。如果栅电压变得过高，MOS晶体管的操作可以从饱和区进入线性区。因此，沟道中的夹断点(pinch-offpoint)处的垂直电场可以降低。结果，碰撞电离率可以降低。衬底电流可能是影响产品可靠性和输出阻抗(output resistance)的重要因数。因此，在开发半导体器件的过程中，可能有必要精确地理解和预测衬底电流的特性。此外，随着半导体器件变得更加高度集成，热电子效应可能变得更加显著。因此，在开发高度集成的半导体器件的过程中，可能很重要的是，预测MOS晶体管中衬底电流可能具有什么特性。 

在包括MOS晶体管的器件中，可以通过基于碰撞电离的建模(modeling)来预测衬底电流的特性。在商业上，可以获得许多程序，这些程序可以预测包括MOS晶体管的器件的衬底电流。例如，SPICE就是设计程序的一个实例，该设计程序可以使用Berkeley短沟道绝缘栅场效应晶体管模型(Berkeley Short-channel IgFET Mode)(BSIM3)来预测衬底电流。基于BSIM3的衬底电流预测模型可能不能精确地预测高压器件的衬底电流，诸如高压MOS晶体管的衬 底电流。高压MOS晶体管可以具有足够的能力(capability)来经受高电压，其中该高电压可以施加到其漏极，并且该高压MOS晶体管可以广泛应用于各种功率器件(power device)中。 

高压MOS晶体管可以包括横向双扩散MOS(LDMOS)，在该横向双扩散MOS中漏区可以被轻杂质掺杂，它可以保持漏极在高压下的稳定性，并且可以横向地延伸。在包括高压MOS晶体管的器件中的衬底电流的特性可以与包括相关技术晶体管的器件中的衬底电流的特性不同。