[发明专利]精细图案化半导体器件的方法

说明书

技术领域

本发明总地涉及集成电路制造，更具体地，涉及一种精细图案化(fine patterning)半导体器件的方法。

背景技术

期望集成电路(IC)的尺寸随着技术的进步而不断按比例缩小。集成电 路常规地根据光刻技术被图案化。然而，对于实现在纳米范围内的如此较小 的IC尺寸，光刻技术正达到极限。

例如，线条分辨率和线条边缘粗糙度受到光致抗蚀剂材料的聚合物分子 的大尺寸的限制。此外，高且细的光致抗蚀剂结构易于图案倒塌。

因此，如图1A、1B、1C、1D、1E和1F所示，已经出现采用分隔物的 双图案化技术(double patterning technology)以实现较小的IC尺寸。参照图 1A，将要被图案化的目标层102形成在半导体衬底104上，例如形成在硅衬 底上。具有第一节距的第一掩模图案106在目标层102上形成。其后在图1B 中，一层分隔物材料108沉积在包括第一掩模图案106的侧壁和顶表面的被 暴露的表面上。

接着，参照图1C，分隔物材料108被各向异性地蚀刻以由保留在第一 掩模图案106的侧壁处的分隔物材料108形成分隔物(spacer)110。其后， 参照图1D，第二掩模材料112被毯式沉积以填充分隔物110之间的空间。 而且在图1E中，第二掩模材料112被向下蚀刻直到保留在分隔物110之间 的第二掩模材料112形成第二掩模图案114。接着，在图1F中，分隔物110 被去除使得最终掩模图案由第一掩模图案106和第二掩模图案114形成。这 样的最终掩膜图案106和114用于以这样的节距使目标层102图案化，该节 距为单独采用第一掩模图案106的节距的一半或单独采用第二掩模图案114 的节距的一半。

参照采用分隔物的反向图案化技术(reverse patterning technology)的图 2，在分隔物110在图1C中形成后，紧接着，第一掩模图案106被蚀刻掉从 而只有分隔物110保留。保留的分隔物110用作用于图案化目标层102的最 终掩模图案。该最终掩模图案110具有为第一掩模图案106的节距的一半的 节距。

然而，现有技术的双图案化工艺或反向图案化工艺具有高的制造成本、 长的制造时间以及在具有高的深宽比的开口中形成空隙(void)。因此， Miyagawa等人的美国专利No.7,312,158中公开了使用缓冲层以在形成最 终掩模图案中实现较好的节距。然而，在Miyagawa等人的专利中，围绕此 缓冲层的材料采用化学气相沉积(CVD)来沉积，化学气相沉积仍易于在具 有高的深宽比的开口中形成空隙。

因此，期望具有精细节距的能防止在具有高的深宽比的开口中形成空隙 的图案化。

发明内容

在根据本发明的集成电路制造期间的图案化方法中，第一掩模结构的第 一图案被形成，缓冲层在第一掩模结构的暴露表面上形成。此外，第二掩模 结构的第二图案在第一掩模结构的侧壁处的缓冲层之间的凹陷(recess)中 形成。而且，第一掩模结构和第二掩模结构至少之一的每个通过旋涂各自的 材料形成。

在本发明的示例性实施例中，第一掩模结构和第二掩模结构每个都包括 各自的具有约85到约99重量百分比的碳的高含碳材料。在此情况下，形成 第一掩模结构的步骤包括如下步骤：旋涂有机化合物材料在半导体衬底上； 以及在从约300℃到约550℃的温度下加热有机化合物材料大约30秒到大约 300秒以形成硬化的有机化合物层。然后硬化的有机化合物层被图案化以形 成第一掩模结构。

在本发明的示例性实施例中，形成第一掩模结构的步骤还包括在旋涂有 机化合物材料的步骤后，在从大约150℃到大约350℃的温度下加热有机化 合物材料大约60秒。在此情况下，硬化的有机化合物层通过光致抗蚀剂图 案图案化以形成第一掩模结构，光致抗蚀剂的第一节距大于第一掩模结构和 第二掩模结构之间的第二节距。

在本发明的另一个实施例中，第一掩模结构和第二掩模结构具有相同的 宽度，缓冲层的厚度基本上与第一掩模结构和第二掩模结构的宽度相同。

在本发明的又一个实施例中，硬掩模层沉积在硬化的有机化合物层上， 光致抗蚀剂图案在硬掩模层上形成。硬掩模层的被暴露的区域被蚀刻以形成 硬掩模图案，硬化的有机化合物层通过硬掩模图案图案化以形成第一掩模结 构。