[发明专利]制造半导体器件的方法

说明书

本申请要求第10-2007-0102447号(于2007年10月11日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。

技术领域

本发明涉及一种制造具有LDD(Lightly Doped Drain，轻掺杂漏极)结构的半导体器件的方法，更具体地，涉及一种用于通过使用包含掺杂物的氧化膜(dopant-containing oxide film)来形成薄浅结(thin shallow junction)的方法。

背景技术

通常，金属氧化硅场效应晶体管(metal oxide silicon field effecttransistor，MOSFET)具有一种结构，在该结构中栅电极和源电极/漏电极形成在硅衬底上和/或上方，并在其间布置有介电层。近来，随着半导体器件已经变的更加高度集成或换句话说小型化、轻和薄，MOSFET的物理尺寸成比例的缩小，从而降低了有效沟道长度并引起使源极和漏极之间击穿现象(punch-through)恶化的短沟道效应。为了解决这样的问题，已经出现了在MOSFET的源极和漏极中使用浅结(shallow junction)的LDD结构。

如实例图1所示，用于制造半导体器件的MOSFET结构的方法可以包括：在作为半导体衬底的硅衬底10中形成器件隔离(deviceisolation)和阱(well)，在衬底10的整个表面上和/或上方形成栅极介电层(gate dielectric layer)12。然后在栅极介电层12上和/或上方沉积掺杂多晶硅以及然后图样化该掺杂多晶硅以从而形成栅电极14。然后可以在栅极介电层12和栅电极14的整个表面上和/或上方薄薄地形成作为缓冲介电层16的氧化硅膜SiO₂。然后通过实施LDD离子注入工艺在栅电极14两侧的衬底10中形成其中注入低浓度杂质(n^-/p^-)的薄LDD结层18。然后可以在栅电极14的缓冲介电层16的侧壁上和/或上方形成由诸如氮化硅膜Si₃N₄的介电材料组成的隔离件(spacer)20。然后可以通过实施源极/漏极离子注入工艺在隔离件20两侧的衬底10中形成其中注入高浓度杂质(n⁺/p⁺)的源极/漏极结层22。这样制造的MOSFET在衬底10表面的沟道之间具有LDD 18结构的源极/漏极结层22。在LDD结层18上和/或上方设置具有传导性的栅电极14，在其间设置栅极介电层12，并在栅电极14的侧壁上和/或上方形成由介电材料制成的隔离件20。

然而，在具有如上所述MOSFET结构的半导体器件中，要求小于65nm的高集成，由于在这样的MOSFET中离子注入工艺的限制引起了浅结的深度增加，短沟道效应增强。因此，发生了漏电流(leakage current)的增加。这是在具有增加的直接接入(增加的直接存取，increased direct access)的产品中功率提高的直接原因。

发明内容

本发明实施例涉及一种制造具有轻掺杂漏极(LDD)结构的半导体器件的方法，更具体地，涉及一种使用包含掺杂物的氧化膜来形成薄浅结的方法。

本发明实施例涉及一种制造半导体器件的方法，该方法消除了漏电流增加的原因，因此，在蚀刻源区和漏区中的半导体衬底之后，通过使用包含掺杂物的氧化膜形成浅结来抑制高集成电路的功率提高。

本发明实施例涉及一种制造半导体器件的方法，该方法可以包括以下步骤中的至少一步：在形成于半导体衬底上和/或上方的栅极的每一侧上和/或上方形成侧壁氧化膜；通过使用氮化膜在栅极的每一侧上和/或上方形成隔离件；通过使用隔离件作为掩模实施蚀刻工艺来去除一部分半导体衬底至预定的深度，然后在半导体衬底、侧壁氧化膜和隔离件上和/或上方形成包含掺杂物的氧化膜；通过实施热处理使掺杂物扩散至半导体衬底中来形成浅结；以及然后在形成有浅结的半导体衬底上和/或上方形成源极和漏极。

本发明实施例涉及一种方法，该方法可以包括以下步骤中的至少一步：在衬底上方形成栅极；在包括栅极的最上表面和侧壁的衬底上方形成第一氧化膜；在包括第一氧化膜的栅极的侧壁上方形成氮化物隔离件；通过去除部分衬底形成衬底的阶梯部分以便衬底包括在其上形成有栅极的第一衬底部分和以预定距离横向设置在第一衬底部分之下的第二衬底部分；在包括栅极的衬底的第一部分和第二部分的整个表面上方形成掺杂的第二氧化膜；通过实施热处理同时在栅极下方形成浅结并去除掺杂的第二氧化膜；以及然后在浅结上方形成源区和漏区。