[发明专利]集成电路形成方法

说明书

技术领域

本发明是有关于一种半导体，且特别是有关于一种包含气隙半导体封装的集成电路形成方法。

背景技术

现代半导体的封装是由多层堆叠的物质形成，包含许多电性趋动的元件，并通过金属连通道以互相电性连接。虽然沉积二氧化硅于铝导体间的结构在过去被使用，但是为了制造更高速的半导体装置，现在多使用铜导体做为金属连通道，并以适合的介电物质如低介电常数的介电物质来取得传导速度上的优势。这样的制造方式，降低了限制集成电路频率速度(clock speed)的阻容延迟(resistive capacitance delay)所造成的影响。

集成电路的后段工艺(back-end-of-line；BEOL)中，是用以制造导电的连信道于各层间，因此须要将铜置入介电物质中。单嵌刻(single damascene)或双嵌刻(dual damascene)连通层即是后段工艺中用以形成铜材质的连信道电路以电性连接各集成电路层间的元件。一些集成电路的结构包含沟槽，其中沟槽填满铜导体或接孔以电性连接各集成电路封装层间的导体。

这些沟槽及接孔结构是通过各种光刻术(photolithography)及物质移除工艺(material removal processes)如异向性干式气体等离子蚀刻(anisotropic drygas plasma etching)来形成于介电物质中。干式蚀刻是在蚀刻机中施加电磁能(如远红外线)于包含化学反应物的气体中，以进一步与须移除或蚀刻的物质起反应。气体等离子发射出带正电荷的离子撞击并溶解介电物质。在使用对应集成电路的形式的开口的硬掩膜及/或图案化的光刻层于介电层上后，由于在硬掩膜或光刻胶下的介电层不会被溶解，因此，介电层上将形成不同形状的沟槽或接孔。由于在异向性干式等离子体蚀刻中，离子几乎以垂直表面的方向撞击介电物质，因此垂直方向的沟槽及接孔的产生几乎不会在硬掩膜及光刻胶下发生底切现象(undercut)。

由干式蚀刻形成沟槽及接孔后，铜金属将以如化学气相沉积法(chemicalvapor deposition；CVD)、物理气相沉积法(physical vapor deposition；PVD)、等离子增长型化学气相沉积法(plasma-enhanced physical vapor deposition；PECVD)、电化学镀层法(electrochemical plating；ECP)、无电镀(electrolessplating)等技术沉积于这些介电层的开孔结构中。后续步骤如化学机械研磨法(chemical mechanical planarization)或蚀刻工艺，如在须研磨介电物质层的顶部表面时可被使用，以形成一平坦的表面，使其它层的介电物质及连通道可以再形成于上面。

随着工艺尺寸愈来愈小，自90纳米、65纳米以至最新的45纳米工艺，线及线间的电容效应亦成为限制集成电路频率速度的重要因素。低介电常数的物质如黑钻石，具有低于3的介电常数，将被使用以形成较佳的电性隔离物质，以隔离各连通道或是减少线与线间的电容效应。因此，阻容延迟亦被降低。更进一步降低阻容效应的方式，是通过使用多孔超低介电常数的物质(等于或小于2.5)如黑钻石II，以应付45纳米工艺的需求。虽然上述方式对连通道间的隔离有所改进，但是较低的介电常数亦减少了机械模数(mechanical modulus)而使得物质较脆弱而容易损毁。

使用气隙于半导体封装与结构以加强连信道隔离，是已知的技术。因为空气具有比任何物质都低的介电常数(等于1)，因此利用气隙形成于多层的半导体结构以隔离连信道并降低线与线间的电容效应及阻容延迟是主流的趋势。已公开的美国专利2005/0074960及2005/0074961叙述了将气隙形成于半导体结构的技术，但是这些技术效果并不理想。请参照图1，是由2005/0074961一案中所撷取，一半导体具有气隙结构、铜导体及金属障壁层(metal barrierlayer)，位于气隙邻近的空间。其中金属障壁层为隔离铜导体以防止铜迁移(migration)至介电层物质。这样的结构将由于金属导体缺乏横向支撑力，容易往气隙空间的方向受挤压或变形，因此造成电子迁移(electromigration；EM)的可靠度的问题。

因此，如何设计一个新的多层半导体结构，仍具有气隙，却不致发生上述缺陷，是业界亟待解决的问题。

发明内容