[发明专利]数据排序装置及方法

说明书

技术领域

本发明有关于一种数据排序装置及方法，尤指一种在双倍数据传输率(Double Data Rate；DDR)传输串行数据下，用以维持串行数据正确排序的装置及方法。 

背景技术

请参考图1，为习知的位移缓存器架构示意图。其中，位移缓存器1是由一第一缓存器10、一第二缓存器12、一第三缓存器14及一第四缓存器16所组成，而为一4位输出的位移缓存器1。位移缓存器1根据频率clk1或clk2的触发，以进行串行数据serial_data的接收，并且将所接收到的串行数据serial_data呈现在输出端Q0～Q3。然而，呈现在输出端Q0～Q3的串行数据serial_data会因为位移缓存器1中，正反器根据不同相位频率clk的触发，而导致不同排序的数据输出。 

配合图2所示的频率相位，复参考图1。其中，根据串行数据serial_data的第一笔数据S1传输时，不同的触发相位，而分成频率clk1与频率clk2。当串行数据serial_data的第一笔数据S1根据频率clk1的负缘触发传送时，于时间t0，串行数据serial_data的第一笔数据S1会被传送至第二缓存器12，接着，串行数据serial_data的第二笔数据S2在时间t1时，根据频率clk1的正缘触发，被传送至第一缓存器10。然后，串行数据serial_data的第三笔数据S3在时间t2时，根据频率clk1的负缘触发，被传送至第二缓存器12，而原来在第二缓存器12中的第一笔数据S1则被传送至第 四缓存器16。接下来，串行数据serial_data的第四笔数据S4在时间t3时，根据频率clk1的正缘触发，被传送至第一缓存器10，而原来在第一缓存器10中的第二笔数据S2则被传送至第三缓存器14。如此，于时间t3时，位移缓存器1收集到串行数据serial_data呈现在第一缓存器10至第四缓存器16的输出端Q0～Q3，其顺序为S4、S3、S2、S1。 

复配合图2，参考图1，当串行数据serial_data的第一笔数据S1根据频率clk2的正缘触发传送时，于时间t0，串行数据serial_data的第一笔数据S1会被传送至第一缓存器10，接着，串行数据serial_data的第二笔数据S2在时间t1时，根据频率clk2的负缘触发，被传送至第二缓存器12。然后，串行数据serial_data的第三笔数据S3在时间t2时，根据频率clk2的正缘触发，被传送至第一缓存器10，而原来在第一缓存器10中的第一笔数据S1则被传送至第三缓存器14。接下来，串行数据serial_data的第四笔数据S4在时间t3时，根据频率clk2的负缘触发，被传送至第二缓存器12，而原来在第二缓存器12中的第二笔数据S2则被传送至第四缓存器16。如此，于时间t3时，位移缓存器1收集到串行数据serial_data呈现在第一缓存器10至第四缓存器16的输出端Q0～Q3，其顺序为S3、S4、S1、S2。 

因此，使用位移缓存器1来收集串行数据serial_data时，位移缓存器1收集到串行数据的顺序(serial data sequence)会根据第一笔数据S1是频率的正缘触发传送或频率的负缘触发传送(rising edge or falling edge)而有不同的排列顺序。而为了改善前述串行数据排序的问题，需要额外增加相位侦测器(phase detector)来侦测频率的相位(clock phase)，然而，此种方式将增加额外的成本。 

所以，在标准行动影像架构(Standard Mobile Imaging Architecture； SMIA)规范中，为了避免相位侦测器(phase detector)的使用，便规范串行数据serial_data的第一笔数据S1，在双倍数据传输率(Double DataRate；DDR)传输下，必须使用频率的负缘触发传送(falling edge of clock)。 

但是，假如传送端(transmitter)、基板(substrate)、板子(board)或系统(system)上有意外情况发生，使得第一笔数据S1不是以频率的负缘触发传送，则串行数据serial_data的排序将会错乱，同时，也无法从串行数据serial_data中解出同步码(synchronization code)，而导致整个系统错乱且无法回复。 

发明内容