[发明专利]手持设备中非标准电平接口与逻辑器件的连接方法及装置

说明书

技术领域

本发明涉及一种接口的连接方法及装置，尤其是一种手持设备中非标准电平接口与逻辑器件的连接方法及装置。

背景技术

随着个人手持设备功能的扩展以及芯片行业的发展，目前，手持设备设计中可实现的功能越来越多，设计中使用的技术也越来越灵活。随着电子行业的发展，手持设备将会集成数十种功能，在其内部硬件电路的设计上，主要通过CPLD(Complex programmable logic device，复杂可编程逻辑器件)或者FPGA(Field-programmable gate array，现场可编程门阵列)等逻辑器件实现功能的扩展并提升设计的灵活性。

目前，CPLD、FPGA等逻辑器件提供2个、4个或8个IO(InputOutput，输入输出)BANK(分区)，每个BANK所支持的标准电平包括：1.5V(LVCMOS(Low voltage Complementry Meatal OxideSemiconductor，低电压互补金属氧化物半导体电平)、1.8V(LVTTL(Low votage Transistor-Transistor Logic，低电压三极管-三极管逻辑电路电平)/LVCMOS)、2.5V(LVTTL/LVCMOS)、3.3V(LVTTL/LVCMOS)以及5V(TTL)。手持设备各个基带电路的电源分区通常包括3.0V、2.8V、1.8V、1.5V几种，其中包含了非标准电平。参照图1，当基带电路的标准电平接口，如1.8V接口由于IO扩展或者其他原因需要接到CPLD/FPGA时，直接接到CPLD/FPGA上1.8V BANK即可；当基带电路的非标准电平接口，如2.8V接口由于IO扩展或者其他原因需要接到CPLD/FPGA时，CPLD/FPGA上临近2.8V的2.5V及3.3V BANK均可用，目前的做法是直接将2.8V的芯片管脚接在2.5VBANK的管脚上。然而，目前的做法中，不同的管脚供电造成了管脚内部Drain(漏极)向Gate(门极)的漏电流，这个漏电流的存在，会严重影响CPLD、FPGA等逻辑器件的寿命，并增加逻辑器件的功耗，从而影响逻辑期间在对功耗要求比较高的手持设备中的应用。

发明内容

本发明要解决的技术问题是提供一种手持设备中非标准电平接口与逻辑器件的连接方法及装置，有效地避免了手持设备中非标准电平接口连接到逻辑器件临近BANK上产生的漏电流。

本发明解决其技术问题所采用的技术方案是：

一种手持设备中非标准电平接口与逻辑器件的连接方法，包括以下步骤：

a、将非标准电平接口划分为输入功能的非标准电平接口及输出功能的非标准电平接口；

b、设置逻辑器件的第一标准电平BANK及第二标准电平BANK，所述第一标准电平为所述逻辑器件支持的高于所述非标准电平的最低标准电平，所述第二标准电平为所述逻辑器件支持的低于所述非标准电平的最高标准电平；

c、将所述输入功能的非标准电平接口连接到所述第一标准电平BANK，将所述输出功能的非标准电平接口连接到所述第二标准电平BANK。

上述方案中，所述步骤b中，具体通过以下步骤实现所述第一标准电平BANK及第二标准电平BANK的设置：

b1、判断所述第一标准电平BANK是否已设置，若还未设置，则设置所述第一标准电平BANK，否则，进入下一步；

b2、判断所述第二标准电平BANK是否已设置，若还未设置，则设置所述第二标准电平BANK，否则，结束本流程。

上述方案中，所述逻辑器件提供的BANK为2个、4个或8个。

上述方案中，所述逻辑器件支持的标准电平包括1.5V、2.5V、3.3V及5V。

上述方案中，所述非标准电平包括2.8V及3.0V。

上述方案中，所述逻辑器件包括CPLD及FPGA。

一种手持设备中非标准电平接口与逻辑器件的连接装置，包括：

非标准电平接口划分模块，用于将非标准电平接口划分为输入功能的非标准电平接口及输出功能的非标准电平接口；

逻辑器件分区设置模块，用于设置逻辑器件的第一标准电平BANK及第二标准电平BANK，所述第一标准电平为所述逻辑器件支持的高于所述非标准电平的最低标准电平，所述第二标准电平为所述逻辑器件支持的低于所述非标准电平的最高标准电平；

接口连接模块，用于根据所述非标准电平接口划分模块的划分结果及所述逻辑器件分区设置模块的设置结果，将所述输入功能的非标准电平接口连接到所述第一标准电平BANK，将所述输出功能的非标准电平接口连接到所述第二标准电平BANK。