[发明专利]半导体存储设备

说明书

技术领域

本发明涉及半导体存储设备，该设备包括存储单元、连接到存储单元的 位线、将位线电压升至电源电压的预充电电路和在数据从存储单元被读取前 将位线电压降至低于电源电压的电平的降压电路。

背景技术

在半导体存储设备领域，传统可用的提高数据读取速度的技术通过在读 取数据之前，将用电源电压预充电的位线降至低于电源电压的电平，从而缩 短位线电压从电源电平变至地电平所需的时间。位线电压从电源电平到地电 平的改变通过随后的门处的PMOS晶体管进行检测。但是，当位线中的降压 电平低于检测晶体管的工作区时，会导致直通电流和数据读取错误。在检测 放大器或PMOS交叉驱动器(cross driver)连接到位线的情况下，也会发生 数据读取错误。因此，必须把位线的降压电平设置在PMOS晶体管的阈值电 压周围。

在SRAM电路中，位线利用电源电压被预充电，位线上电源电平的电 荷流入到在启用(activate)未被选择用于数据读取或写入操作的列中的字线 时SRAM的“L”数据被保持处的节点。过多电荷的流入导致数据写入错 误的产生。称作静态噪声容限的指示符用来显示耐数据写入错误的等级。近 年来，随着半导体日益小型化，静态噪声容限已经被降低，并且因此数据写 入错误也更有可能发生。为了应对最近的趋势，存在一种传统的技术，即将 位线的电源电平的电势降低，以便减少流入存储单元的“L”数据被存储处 的节点的电流。这样的流动发生在字线已启用时。当位线中的电压降低水平 不够时，会由于上述原因而发生数据写入错误。当位线中的电压降低水平太 高时，数据写入错误由位线的“L”电平的电荷导致，所述电荷流入SRAM 中SRAM的“H”数据被保持处的节点。因此，必须将位线的电压降低至可 以确保静态噪声容限的电平。

下面参见图15A和15B，描述传统半导体存储设备中降低位线电压的技 术。图15A为示出传统半导体存储设备的构造的电路图。图15B为示出该 半导体存储设备的操作的时序图。在图15A中，11表示SRAM存储单元， 12表示预充电电路，13表示读取电路，14表示降压电路，BL和BL为互补 的位线，WL表示字线，PC表示预充电控制信号，DC表示降压控制信号， QP51、QP52和QP53表示构成预充电电路12的PMOS晶体管。QN51和 QN52表示构成降压电路14的NMOS晶体管，QP54表示PMOS晶体管，Inv 表示反相器。

为了在启用字线WL之前降低位线BL和BL的电压，还额外提供了降 压电路14。降压晶体管QN51和QN52的源极都接地，其漏极直接连接到位 线BL和BL，并且其栅极通过反相器Inv连接到补偿晶体管QP54的栅极。 降压晶体管QN51和QN52的栅极由降压控制信号DC驱动。

如图15B所示，在启用字线WL之前，预充电控制信号PC失效 (negated)，并且由此在t51时刻变为“H”电平，降压晶体管QP51、QP52 以及补偿晶体管QP53被截止，这使得位线BL和BL处于悬空(floating)状 态。

在t52时刻，降压控制信号DC生效(asserted)，并且由此变为“H” 电平，降压电路14中的降压晶体管QN51和QN52被导通。而且，补偿晶 体管QP54被导通，接着，位线BL和BL上的电荷被释放，并且位线BL和 BL的电势被降至预定的电平。预定电平的可能示例为VDD-Vth。VDD是用 于预充电的电源电压，Vth是MOS晶体管的阈值电压。

当在t53时刻降压控制信号DC失效并由此变为“L”电平时，降压晶 体管QN51和QN52被截止，并且补偿晶体管QP54被截止。结果，位线BL 和BL的降压和补偿操作被暂停。

在t54时刻，字线WL生效，而且数据从存储单元11读出。在“0”被 存储在存储单元11中的情况下，电流从位线BL流入存储单元11，并且位 线的电势被降低；但是，互补位线BL的电势并没有降低。位线BL＝“L”电 平且互补位线BL＝“H”电平被读取电路14判决为数据“0”；在“1”被 存储在存储单元11中的情况下，电流从互补位线BL流入存储单元11，并 且互补位线BL的电势被降低；但是，位线BL的电势并没有降低。位线BL＝ “H”电平和互补位线BL＝“L”电平被读取电路14判决为数据“1”。图 15B所示的表示位线BL和BL电势的虚线示出电势的降低，不论电势的降低 发生在位线BL还是互补位线BL。