[发明专利]阵列基板及其显示面板

说明书

技术领域

本发明是有关于一种基板，且特别是有关于一种至少一条配线分别与多条检测短路杆(shorting bar)之一藉由部分共享而连结的阵列基板。

背景技术

液晶显示面板具有厚度薄、高画质、低消耗功率、无辐射等优点，而成为显示面板的主流。此外，随着液晶显示面板日益普及，进而造成液晶显示面板的价格竞争日益激烈。因此，如何有效地降低生产成本以增加竞争力一直是各家厂商努力的目标。

一般来说，液晶显示面板主要是由阵列基板、液晶层以及彩色滤光基板所构成。其中，为了有效率地制作阵列基板，在阵列工艺(array process)中通常会先在母基板上同时进行多个阵列的制作，并适时地于阵列工艺中直接在母基板上对每一阵列作阵列测试(array test)及修补，以提高合格率。在母基板上完成阵列工艺后，经由切割工艺，将母基板上的各阵列进行分离，而完成多个阵列基板的制作。

图1A为根据现有技术于母基板上制作完成多个阵列基板的俯视示意图；图1B为图1A的母基板进行切割工艺后，其中的一阵列基板100的俯视示意图。请同时参考图1A与图1B，母基板101上具有多个阵列。母基板101进行切割工艺后的每一阵列基板100具有显示区P1与位于显示区P1外的周围电路区P2。阵列基板100包括多个像素阵列110、多条检测短路杆120以及多条修补配线130。多个像素阵列110配置于显示区P1内。多条检测短路杆120与多条修补配线130配置于周边电路区P2，且修补配线130电性连接至像素阵列110，如图1B所绘示，其中上述的阵列测试是藉由检测短路杆120进行电路检测。在较佳实施例中，母基板101上具有多个对位标记103。对位标记103用以精准地对位，以避免母基板101进行微影蚀刻工艺、对组或任何需运用到对位标记103用以精准地对位的工艺时产生偏差。

现有技术中，为了提高母基板101的利用率，通常会使得母基板101上的阵列尽可能呈最密排列，或者尽量缩短对位标记103与阵列之间的距离，以降低成本，例如图1A的母基板101的大小为1300mm×1100mm，阵列基板100呈7×4的28片排列方式；然而，此时却容易发生部分阵列基板100的位置与对位标记103靠太近或是发生对位标记103落入阵列基板100内的问题，使得在后续液晶显示器的制造过程，例如进行微影蚀刻工艺时、对组或任何需运用到对位标记103用以精准地对位的工艺中，容易使得机台不易抓取(catch)对位标记103而产生对位异常，进而影响阵列基板100的制作。

为了解决此问题，在相同大小1300mm×1100mm的母基板101情况下，现有技术采用另外一种基板100的排列方式，例如图1C所绘示的另一种阵列基板100的排列方式。此种排列方式使得阵列基板100的位置与对位标记103保持一定距离，使得机台可精确的判读对位标记103，但此种6×4的24片排列方式，却会使得产量减少；另外，因为工艺上其它的工艺范围(processmargin)考虑，例如薄膜有效沉积范围(margin)，使得阵列在母基板101上的布局(layout)受限。因此如何能缩小阵列基板100周围电路区P2的面积，使得阵列基板100整体面积缩小，而能有效地切割阵列基板100以提高母基板101使用率，进而降低生产液晶显示面板的成本，为本发明主要目的之一。

发明内容

本发明提供一种阵列基板，其具有较小布局面积的周边电路区，提升基板利用率。

本发明提供一种显示面板，其具有上述的阵列基板以节省制作的成本。

本发明提出一种阵列基板，其具有一显示区以及位于显示区外的一周边电路区。此阵列基板包括一像素阵列、多条检测短路杆以及多条配线。像素阵列配置于显示区内。检测短路杆配置于周边电路区。配线配置于周边电路区并电性连接至像素阵列。此外，至少一条配线分别与多条检测短路杆之一藉由部分共享而连结，且配线与检测短路杆共享的部分构成一共享走线。

本发明另提出一种显示面板，此显示面板包括第一基板、第二基板以及液晶层。第一基板具有显示区以及位于显示区外的周边电路区，且此第一基板包括像素阵列、多条检测短路杆以及多条配线。像素阵列配置于显示区内。检测短路杆配置于周边电路区。配线配置于周边电路区并电性连接至像素阵列。此外，至少一条配线分别与那些检测短路杆之一藉由部分共享而连结，且配线与检测短路杆共享的部分构成共享走线。另外，第二基板配置于第一基板的对向侧。液晶层配置于第一基板与第二基板之间。