[发明专利]延迟锁定回路以及延迟锁定回路检测器

说明书

技术领域

本发明涉及一种延迟锁定回路，且特别涉及一种包含数字电路的延迟 锁定回路。

背景技术

随着半导体制程的进步，VLSI电路的操作频率已大幅增加。因此，电 子设备需要升级他们的操作频率，以跟上不断进步的半导体制程。举例来 说，超高速系统电路，如无线手机、光纤链接、微处理器以及系统级芯片 (SoC)等，均已达到GHz的水平。

由于需要将大量的电路整合在一个芯片上，故时钟信号需要广泛地分 布在整个芯片的各个电路，如此一来将会产生时钟偏移的现象。例如，当 一输入时钟信号驱动芯片，由于时钟信号所经过的路径长短不一，因此输 入时钟信号与芯片内部时钟信号之间，以及芯片内部数个时钟信号之间会 存在一个不确定的延迟时间，称为时钟偏移(clock skew)，此一时钟偏移现 象会导致芯片的工作不正确。

为了使系统芯片上的所有时钟同步化以解决此一时钟偏移问题，锁相 回路(PLL)与延迟锁定回路(DLL)中已应用在许多超高速电路与系统。

图1绘示一传统延迟锁定回路方块图。延迟锁定回路包括一个电压控 制延迟线107、相位检测器101、回路滤波器105，以及电荷泵(Charge pump)103。相位检测器101检测输入时钟信号与内部时钟信号之间的相位 差。回路滤波器105通常包括一电容，此一电容由电荷泵103来控制充放 电。回路滤波器105的功能用来减少高频噪音，并提供一个直流信号给电 压控制延迟线107。相位检测器101输出的迟滞信号UP和领先信号DN输 入至电荷泵103，提供电荷泵103以及回路滤波器105依据来产生控制电压 VCTL，此控制电压VCTL被用来控制延迟线107。

当输出时钟信号被锁定，VCTL会是常数且电压控制延迟线107具有 最佳延迟时间以及最佳路径，来使输入时钟信号与数个内部时钟信号同步。

然而在这传统的延迟锁定回路当中，过高的供应电压或时钟信号不正 常的抖动会导致控制电压VCTL超过合理电压值，且此一超过合理值的控 制电压VCTL无法重回正常电压范围，使得延迟锁定回路会死锁在错误频 率，也就是说延迟锁定回路无法产生正确频率的时钟信号，这将导致整体 电路无法正确工作。

因此，需要一个新的延迟锁定回路和一检测电路，能够辨识延迟锁定 回路是否死锁，并改正这个死锁状态。

发明内容

因此本发明的一方面提供一种延迟锁定回路检测器，此一检测器能够 辨识延迟锁定回路是否死锁，并改正这个死锁状态。

根据本发明的一实施例，延迟锁定回路检测器检测延迟锁定回路的控 制电压，此一控制电压为延迟锁定回路产生输出时钟信号的依据。此检测 器包括电压检测器、开关以及计数器。电压检测器检测控制电压，开关将 控制电压传递至电压检测器，计数器则计数一预定时间，并在预定时间之 后导通开关，以将控制电压传递至电压检测器。

本发明的另一方面提供一种延迟锁定回路，此一延迟锁定回路能够辨 识是否发生死锁，并改正这个死锁状态。

根据本发明的另一实施例，延迟锁定回路包括一延迟电路、电压检测 器、一开关以及一计数器。电压检测器检测控制电压，延迟电路依据此控 制电压所控制的延迟时间产生一输出时钟信号。开关将控制电压传递至电 压检测器，计数器则计数一预定时间，并在预定时间之后导通开关，以将 控制电压传递至电压检测器。

上述实施例的延迟锁定回路以及延迟锁定回路检测器，能够辨识延迟 锁定回路是否死锁，如果死锁发生时，则重置延迟锁定回路来重新锁定时 钟信号，因此可避免延迟锁定回路因死锁而无法正确地锁定时钟信号。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂， 所附图式的详细说明如下：

图1绘示一传统延迟锁定回路方块图。

图2绘示本发明一实施例的延迟锁定回路(Delay-Locked Loop)及其检 测器方块图。

图3绘示本发明一实施例的延迟锁定回路的电压检测器。

图4A绘示本发明一实施例的第一电压电平检测器电路图。

图4B绘示本发明一实施例的第二电压电平检测器电路图。

图5绘示本发明一实施例的延迟锁定回路方块图。

【主要元件符号说明】

101：相位检测器103：电荷泵