[发明专利]形成集成电路的方法

说明书

技术领域

本发明涉及一种集成电路，特别是涉及一种内连线结构(InterconnectStructures)的结构与形成方法，更特别涉及此内连线结构的扩散阻障层的形成的形成集成电路的方法。

背景技术

一般用来形成金属线及介层窗(Vias)的方法称为镶嵌(Damascene)。且一般来说，此方法包含形成开口于介电层中，其中介电层用来分隔垂直间隔的金属层。开口典型地是利用传统的微影及蚀刻技术加以形成。开口形成后，将铜或铜合金填充至开口中。而介电层表面上多余的铜随后则利用化学机械研磨(Chemical Mechanical Polish；CMP)加以移除。剩余的铜或铜合金则形成介层窗及/或金属线。

铜典型地使用于镶嵌制程中。铜具有低电阻率，因此由内连线结构的电阻所导致的电阻-电容延迟(RC Delay)较低。然而，随着集成电路尺寸的缩小，铜内连线的尺寸亦随着缩小。当铜内连线尺寸接近电子的平均自由径(Mean Free Path)时，内连线结构的电阻率则大幅地增加。结果则是由内连线结构所导致的电阻-电容延迟亦大幅地增加。

为了降低内连线结构的电阻率，各式各样的方法已经被研究过。例如：典型地具有高电阻率的扩散阻障层，扩散阻障层是用来防止铜扩散至邻近的低k值(低介电系数)的介电层中。因此，如何形成较薄的扩散阻障层的方法亦被研究过。然而，在传统的扩散阻障层形成方法中，扩散阻障层存在于介层窗的底部，因而导致内连线结构电阻的增加。另一额外的问题是，随着集成电路尺寸的缩小，分别相较于金属线及介层窗的宽度，扩散阻障层的厚度变得更为显著。结果使得扩散阻障层与晶种层(seed Layers)的形成变得更为困难。

由此可见，上述现有的形成集成电路方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的形成集成电路的方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

有鉴于上述现有的形成集成电路的方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验以及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的形成集成电路的方法，能够改进一般现有的形成集成电路的方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的形成集成电路的方法存在的缺陷，而提供一种新的形成集成电路的方法，所要解决的技术问题是使集成电路中的介层窗底部无法形成扩散阻障层，藉此可减少因扩散阻障层所导致的内连线结构的电阻的增加；同时，解决随着集成电路尺寸缩小所带来的扩散阻障层难以成形的问题，简化扩散阻障层以及内连线结构的形成制程，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种形成集成电路的方法，其至少包括以下步骤：提供一半导体基材；形成一介电层于该半导体基材上；形成一开口于该介电层中；形成一铜合金晶种层于该开口中，其中该铜合金晶种层完全接触该介电层，且其中该铜合金晶种层至少包括有一铜及一合金材料；填充一金属材料于该开口中且覆盖于该铜合金晶种层上；执行一平坦化步骤，以移除覆盖在该介电层上的多余的该金属材料；以及执行一热退火步骤，以将该铜合金晶种层中的该合金材料由该铜中分离。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的形成集成电路的方法，其中所述的热退火步骤执行于填充该金属材料的步骤之后，且执行于该平坦化步骤之前。

前述的形成集成电路的方法，其中所述的热退火步骤使得该合金材料扩散至该铜合金晶种层的一底表面、及该金属材料的一上表面，且其中该热退火步骤使得该合金材料与该介电材料间产生一反应。