[发明专利]存储器控制设备和半导体处理装置

说明书

相关申请的交叉参考

包括本说明书、附图和摘要的2007年9月27日提交的日本专利申请No.2007-251591的公开在此全部并入作为参考。

技术领域

本发明涉及存储器控制设备和半导体处理装置，更具体地，涉及通过使用一系列命令控制半导体存储器的存储器控制设备和半导体处理装置。

背景技术

至今，用于压缩/解压缩图像的图像处理装置配备有用于存储大量数据的SDRAM(同步动态随机存取存储器)，以及用于控制SDRAM的SDRAM控制器(例如参见日本未审查专利公开No.2000-10856)。

在SDRAM的控制中，针对在通电时的初始化、驱动频率的改变、从低功率模式返回到正常模式、校准等，以充分间隔发出一系列SDRAM命令的命令发出序列必须执行。作为命令间隔的限制，通常，仅指定最小值。最小间隔的具体长度从几周期到数百微秒(数万周期)而变化。

作为执行命令发出序列的第一方法，SDRAM配备有控制器作为专用硬件(状态机)，并且序列由控制器自动执行。

作为执行命令发出序列的第二方法，用于发出SDRAM命令的指令从外部控制器给到SDRAM控制器以使得SDRAM控制器发出SDRAM命令。在第二方法中，通过从外部控制器反复给出命令发出指令，执行命令发出序列。

发明内容

然而，从适应多种SDRAM的观点来看第一方法存在缺点。命令发出序列根据SDRAM的种类而变化并且在制造商之间也略有变化。

校准序列等是复杂的，并且要采用的策略也根据将序列所汇集到的系统而变化。通过固定硬件实现的控制器是不灵活的。

在第二方法中，精确设置SDRAM命令的间隔的方法是个问题。当通过外部控制器测量从一个SDRAM命令到下一SDRAM命令的间隔时，发生以下问题。

需要考虑许多因素以保证充分的命令间隔，并且功能扩展到多个模块。因此，外部控制器的规范是复杂的，并且也很难执行验证。软件是非常复杂的，并且其造成可读性和维护上的劣化。外部控制器的处理负载也增加。因为不可预知部分较大，当保证充分余量时，设备等待时间比需要的长。

因此本发明的主要目的是提供一种存储器控制设备和半导体处理装置，其可以灵活地适应于多种半导体存储器。

本发明提供了一种存储器控制设备，用于通过发出一系列命令控制半导体存储器，并且包括寄存器和命令发出单元。由外部控制设备将待发出的命令以及从发出该命令以后直到发出下一命令的等待时间写入寄存器。命令发出单元停止发出下一命令，直到发出寄存器中写入的命令以后逝去寄存器中写入的等待时间为止。

本发明的半导体处理装置包括系统总线、CPU以及存储器控制设备。CPU连接到系统总线。存储器控制设备连接到系统总线，并从CPU接收命令信息以及时间间隔信息，该时间间隔信息指定作为直到将下一命令信息发出到外部半导体存储器为止的命令信息的等待时间的时间间隔。存储器控制设备包括寄存器，用于存储命令信息和时间间隔信息。寄存器接收输出到系统总线的命令和时间间隔，并且以成对状态存储它们。

在根据本发明的存储器控制设备和半导体处理装置中，当由例如CPU的外部控制设备将待发出的命令和从发出该命令以后直到发出下一命令的等待时间写入寄存器时，停止发出下一命令，直到发出寄存器中写入的命令以后逝去寄存器中写入的等待时间为止。因此，通过改变外部控制单元的软件，存储器控制设备和半导体处理装置可以灵活地形成以适应于多种半导体存储器。因为命令的间隔有存储器控制设备控制，可以减轻外部控制设备上的负担。

附图说明

图1是示出作为本发明的实施方式的存储器系统的主要组件的框图。

图2是用于解释图1中所示SDRAM控制器和SDRAM之间发送/接收的信号的框图。

图3是示出图1中所示SDRAM控制器的示意性配置的框图。

图4是示出图1至图3中所示存储器系统的操作的时间图。

图5是示出图1至图3中所示存储器系统的操作的另一时间图。

图6是示出图3中所示SDRAM控制器的具体配置的框图。

图7是示出图6中所示SDRAM控制器的操作的时间图。

图8是示出实施方式的变形的框图。

图9是示出实施方式的另一变形的框图。

具体实施方式