[发明专利]用于可编程逻辑器件的高速串行接口的信号丢失检测器

说明书

本发明涉及用于高速串行接口的时钟-数据恢复电路的信号丢失 检测器，特别是可编程逻辑器件(PLD)中用于高速串行接口的时钟-数 据恢复电路的信号丢失检测器。

背景技术

PLD通常包含高速串行接口以适应高速(即，大于1兆比特每 秒(Gbps))串行输入/输出(I/O)标准。许多这些标准可以以大于一个 时钟速率的速率运行。然而，大多数(并非全部)高速串行数据协议的 共同特征是时钟和关于时钟的信息都不与数据一起发送。实际上，时钟 必须从数据中恢复。

为达到此目的，在高速串行接口中使用“时钟-数据恢复”技术 是已知的。这种技术利用包括例如锁相环或延迟锁相环的闭环反馈系统 从串行数据中恢复时钟。

应该明白，任何这种数据接口必须能够检测其何时丢失了对输 入数据信号的锁定。例如，在PCI-Express二代协议(PCIe2)下，当输 入数据幅值低于100mV(峰-峰值)时接收器被要求标记(flag)信号丢 失。在PCIe2下，一旦检测到信号丢失收发器就将进入空闲状态。一旦 检测到100mV(峰-峰值)以上的输入信号，收发器将被要求从空闲状态 迅速退出或恢复。当使用模拟电路时，这些要求是具有挑战性的，特别 是考虑到数据速率超过1Gbps且可能大约为5Gbps的情况，以及信号电 压的绝对幅值持续降低的情况。例如，早期的信号检测器使用二极管对 输入信号进行整流，导致0.7V(700mV)的压降，该值远远超过PCIe2 检测阈值。即使使用可以包括运算放大器而不是二极管的更先进的模拟 检测器，高速、低压阈值检测仍是困难的。

因此，不再依赖于信号电平，使用数字技术比较输入数据与一 组可能的有效数据模式已经变得很普遍。如果数据与那些模式的任一模 式都不匹配，则认为信号已经丢失。可替代地，或此外，可将信号与已 知的无效数据模式比较，如果存在无效数据模式，则表明信号丢失。

但是，在包括时钟数据恢复(CDR)电路的系统中，CDR电路 本身可以输出具有可模仿有效数据模式的明显模式的数据。确实，那种 模式在大多数情形下是可疑的，但在其它情形下是有效的。例如，CDR 电路的环路中的相位检测器可以输出1和0的交替模式，这是一种可疑 的模式，因为它可能表明电路在环路中被捕获，但是在PCIe2协议下它 也是有效的模式。因此，例如，如果产生了上述模式，则运行在PCIe2 下的接口可能无法检测到信号丢失。

因此，能够提供更多可靠的信号丢失检测是令人期望的。

发明内容

根据本发明，CDR输出优选在两条通路上被监视以检测信号丢 失。一条通路优选为数字通路，其查找特定模式或可指示信号丢失的模 式(但其中的一些模式也可能是有效的)。另一条通路优选为模拟通路， 除非数据信号包括诸如当数据有效时可能存在的多次变换，否则该模拟 通路表示信号丢失。只有当两条通路均指示信号丢失时，信号丢失才优 选被推断出。

因此，根据本发明，本文提供了包括数字数据模式检测器的信 号状态检测器，该数字数据模式检测器比较输入数据和至少一种预定的 数据模式并基于输入数据是否与所述至少一种预定数据模式的任何一个 匹配来提供第一信号丢失指示。信号状态检测器还包括模拟检测器，所 述模拟检测器基于输入数据中存在或不存在多次变换来输出第二信号丢 失指示。判决电路基于所述第一信号丢失指示和第二信号丢失指示输出 第三信号丢失指示。当所述第一信号丢失指示表明所述输入数据与所述 至少一种预定的模式的任何一个模式不匹配时，所述信号丢失检测器输 出所述第三信号丢失指示，该第三信号丢失指示处于表明信号存在的状 态；当所述第一信号丢失指示表明所述输入数据与所述至少一种预定的 模式的任何一个模式匹配时，所述信号丢失检测器将基于所述第二信号 丢失指示的状态输出所述第三信号丢失指示；其中当所述第二信号丢失 指示表明所述输入数据中存在多次变换时，所述信号丢失检测器输出所 述第三信号丢失指示，该第三信号丢失指示处于指示信号存在的状态； 并且当所述第二信号丢失指示表明所述输入数据中不存在多次变换时， 所述信号丢失检测器输出所述第三信号丢失指示，该第三信号丢失指示 处于指示信号丢失的状态。