[发明专利]解码LDPC编码信号的解码器

权利要求书

1.一种解码LDPC编码信号的解码器，其特征在于，所述解码器包括：

配置在菊花链架构内的多个寄存器和多个复用器，其中，所述多个寄存器用于存储比特边消息和校验边消息，所述多个复用器插入在所述多个寄存器之间；

校验引擎，其采用第一比特边消息更新第一校验边消息，从而生成第二校验边消息；

比特引擎，其：

采用所述第二校验边消息更新第二比特边消息从而生成第三比特边消息；

采用所述第三比特边消息生成软信息，所述软信息对应于编码在所述LDPC编码信号内的信息比特；且其中：

所述对应于编码在所述LDPC编码信号内的信息比特的软信息被用于做出对编码在所述LDPC编码信号内的信息比特的最佳估计；

所述多个寄存器中的每个寄存器对应于生成LDPC编码信号的LDPC码的奇偶校验矩阵的子矩阵内的非零位置；

所述多个寄存器中的每个寄存器用于将其内的校验边消息或比特边消息移位一个位置；

比特节点处理过程中，第一选定信号被提供给插入在所述多个寄存器之间的多个复用器以确保校验边消息从所述多个寄存器中的至少一个寄存器提供给比特引擎；以及

校验节点处理过程中，第二选定信号被提供给插入在所述多个寄存器之间的多个复用器以确保比特边消息从所述多个寄存器中的至少一个寄存器提供给校验引擎。

2.根据权利要求1所述的解码器，其特征在于，所述解码器进一步包括：

包含所述校验引擎的多个校验引擎；

包含所述比特引擎的多个比特引擎；

其中，所述多个寄存器基于生成LDPC编码信号的LDPC码的奇偶校验矩阵内的非零位置，硬连线连接至所述多个比特引擎和所述多个校验引擎。

3.根据权利要求1所述的解码器，其特征在于，所述生成LDPC编码信号的LDPC码的奇偶校验矩阵包括多个循环移位单位子矩阵。

4.根据权利要求1所述的解码器，其特征在于，所述生成LDPC编码信号的LDPC码的奇偶校验矩阵包括多个非循环移位单位子矩阵。

5.根据权利要求1所述的解码器，其特征在于，所述生成LDPC编码信号的LDPC码的奇偶校验矩阵包括至少一个循环移位单位子矩阵和至少一个非循环移位单位子矩阵。

6.一种解码LDPC编码信号的解码器，其特征在于，所述解码器包括：

配置在菊花链架构内的多个寄存器和多个复用器，其中，所述多个寄存器用于存储比特边消息和校验边消息，所述多个复用器插入在所述多个寄存器之间；

多个校验引擎，其采用第一多个比特边消息更新第一多个校验边消息，从而生成第二多个校验边消息；

多个比特引擎，其：

采用所述第二多个校验边消息更新第二多个比特边消息从而生成第三多个比特边消息；

采用所述第三多个比特边消息生成软信息，所述软信息对应于编码在所述LDPC编码信号内的至少一个信息比特；且其中：

所述对应于编码在所述LDPC编码信号内的至少一个信息比特的软信息被用于做出对编码在所述LDPC编码信号内的所述至少一个信息比特的最佳估计；

所述多个寄存器中的每个寄存器对应于生成LDPC编码信号的LDPC码的奇偶校验矩阵的子矩阵内的非零位置；

所述多个寄存器中的每个寄存器用于将其内的校验边消息或比特边消息移位一个位置；

比特节点处理过程中，第一选定信号被提供给插入在所述多个寄存器之间的多个复用器以确保校验边消息从所述多个寄存器中的至少一个寄存器提供给比特引擎；以及

校验节点处理过程中，第二选定信号被提供给插入在所述多个寄存器之间的多个复用器以确保比特边消息从所述多个寄存器中的至少一个寄存器提供给校验引擎；

所述多个寄存器基于生成LDPC编码信号的LDPC码的奇偶校验矩阵内的非零位置，硬连线连接至所述多个比特引擎和所述多个校验引擎；

所述解码器执行置信传播解码处理或消息传递解码处理。

7.根据权利要求6所述的解码器，其特征在于，所述生成LDPC编码信号的LDPC码的奇偶校验矩阵包括多个循环移位单位子矩阵。

8.根据权利要求6所述的解码器，其特征在于，所述生成LDPC编码信号的LDPC码的奇偶校验矩阵包括多个非循环移位单位子矩阵。