[发明专利]包含非易失性存储单元的集成电路及其制备方法

权利要求书

1.一种包含非易失性存储单元的集成电路，包含：

半导体区，提供电荷以改变该非易失性存储单元的状态；

电荷捕获介电层，捕获及储存电荷以定义该非易失性存储单元的状态；

隧穿介电层，隔离该半导体区及该电荷捕获介电层；以及

浮置栅极，储存电荷以定义该非易失性存储单元的状态，该浮置栅极的厚度至多为20纳米，该半导体区与该浮置栅极被该电荷捕获介电层及该隧穿介电层予以隔离。

2.根据权利要求1的包含非易失性存储单元的集成电路，其中该非易失性存储单元具有由储存于该电荷捕获介电层及该浮置栅极的非零电荷予以定义的状态，该非零电荷的至少50％储存于该电荷捕获介电层，且该非零电荷的至少20％储存于该浮置栅极。

3.根据权利要求1的包含非易失性存储单元的集成电路，另包含：

控制栅极，该浮置栅极、该电荷捕获介电层及该隧穿介电层隔离该控制栅极与该半导体区；以及

阻挡介电层，隔离该浮置栅极与该控制栅极。

4.根据权利要求1的包含非易失性存储单元的集成电路，其中该半导体区包含该非易失性存储单元的沟道区及源/漏极区域。

5.根据权利要求1的包含非易失性存储单元的集成电路，其中该电荷捕获介电层内嵌导体粒子或半导体粒子。

6.根据权利要求1的包含非易失性存储单元的集成电路，其中该浮置栅极的厚度至少为1纳米。

7.一种包含非易失性存储单元的集成电路，包含：

电荷捕获介电层，储存电荷以定义该非易失性存储单元的状态；以及

浮置栅极，置放于该电荷捕获介电层上且接触该电荷捕获介电层；

其中该非易失性存储单元具有由储存于该电荷捕获介电层及该浮置栅极之一非零电荷予以定义的状态，该非零电荷的至少50％储存于该电荷捕获介电层，且该非零电荷的至少20％储存于该浮置栅极。

8.根据权利要求7的包含非易失性存储单元的集成电路，其另包含：

半导体区，提供电荷以改变该非易失性存储单元的状态；以及

隧穿介电层，隔离该半导体区及该电荷捕获介电层。

9.根据权利要求8的包含非易失性存储单元的集成电路，其另包含：

控制栅极，该浮置栅极、该电荷捕获介电层及该隧穿介电层隔离该控制栅极与该半导体区；以及

阻挡介电层，隔离该浮置栅极与该控制栅极。

10.一种集成电路的制备方法，该集成电路包含非易失性存储单元，该制备方法包含：

形成该非易失性存储单元的隧穿介电层于半导体区上，该半导体区提供该非易失性存储单元的一部分；

形成该非易失性存储单元的电荷捕获介电层于该隧穿介电层上；以及

形成该非易失性存储单元的浮置栅极于该电荷捕获介电层上，该浮置栅极的厚度至多为20纳米。

11.根据权利要求10的集成电路的制备方法，其中该非易失性存储单元具有由储存于该电荷捕获介电层及该浮置栅极的非零电荷予以定义的状态，该非零电荷的至少50％储存于该电荷捕获介电层，且该非零电荷的至少20％储存于该浮置栅极。

12.根据权利要求10的集成电路的制备方法，其另包含形成该非易失性存储单元的控制栅极于该浮置栅极的上方。

13.根据权利要求10的集成电路的制备方法，其中该浮置栅极的厚度至少为1纳米。

14.根据权利要求13的集成电路的制备方法，其中该浮置栅极由掺杂多晶硅构成。