[发明专利]一种随机存储器及其供电方法

说明书

技术领域

本发明涉及存储器设计，特别涉及一种随机存储器及其供电方法。

背景技术

随机存储器既可向指定单元写入信息又可从指定单元读出信息，参照图1，其由逻辑控制电路和存储器阵列构成，且所述逻辑控制电路和存储器阵列由相同的外部电源电压Vdd供电。逻辑控制电路控制随机存储器的读写和内部隐藏刷新，包括时钟控制电路、地址译码电路、输入输出控制电路等；存储器阵列包括存储单元(cell)阵列及灵敏放大器(SA)，所述存储单元阵列是由多个存储单元构成的阵列。

图2为存储器阵列的内部结构示意图。参照图2，所述存储器阵列中包括多个存储单元(图中只示出一个)，b1和b1_b分别为存储单元的位线及其互补位线，在读写操作的时候它们互为相反值，经过预充电之后，两者电压均为Vpre；w1为字线，字线有效的时候对存储单元进行读写操作。

通常，为了提高随机存储器的读取速度，将b1和b1_b上形成的初始电压差经过灵敏放大器放大来读出数据。b1和b1_b之间的初始电压差是通过发生电荷共享产生的，然后灵敏放大器将初始电压差放大到Vdd，成为输出信号。输入信号也要经过灵敏放大器将数据通过b1和b1_b上的电压差将电荷存储至存储单元中。图3为存储单元电容与位线电容发生电荷共享的示意图。参照图3，当字线有效，即开关关闭时，两电容C1、C2进行电荷的重新配置。

现有技术对逻辑控制电路和存储器阵列提供相同的电源电压Vdd，在读写操作时，b1和b1_b的电压最高只能达到Vdd，存储器阵列的读出放大电压最高也只能达到Vdd。而半导体技术已经进入深亚微米和超深亚微米阶段，集成电路的工艺尺寸越来越小，提供的电源电压也随之减小。

在实现本发明的过程中，发明人发现电源电压的减小至少会造成：(1)存储单元的数据保持时间缩短；(2)位线与互补位线上的初始电压差降低；(3)灵敏放大器的灵敏度降低。这些，都会造成随机存储器的稳定性降低。

因此，如何提高深亚微米工艺和超深亚微米工艺下随机存储器的稳定性就成为亟待解决的技术问题。

发明内容

本发明所要解决的技术问题是提供一种随机存储器及其供电方法，以提高深亚微米工艺和超深亚微米工艺下随机存储器的稳定性。

为解决上述技术问题，本发明提供技术方案如下：

一种随机存储器，包括电压产生模块，所述电压产生模块用于对外部电源电压进行提升，将提升后的电压提供给所述随机存储器中的存储器阵列。

上述的随机存储器，其中，所述电压产生模块为高压电荷泵，所述高压电荷泵用于将提升后的电压作为所述存储器阵列中的存储单元阵列的PMOS管以及所述存储器阵列中的灵敏放大器的PMOS管的衬底偏置电压，以及

将提升后的电压作为所述存储单元阵列以及所述灵敏放大器的电源电压。

上述的随机存储器，其中，所述电压产生模块中包括高压电荷泵和电压调整器；所述高压电荷泵用于对外部电源电压进行提升，将提升后的电压作为所述存储器阵列中的存储单元阵列的PMOS管以及所述存储器阵列中的灵敏放大器的PMOS管的衬底偏置电压；所述电压调整器用于对外部电源电压进行提升，将提升后的电压作为所述存储单元阵列以及所述灵敏放大器的电源电压。

上述的随机存储器，其中，所述存储器阵列中的存储单元阵列的NMOS管以及所述存储器阵列中的灵敏放大器的NMOS管由随机存储器中的逻辑控制电路提供衬底偏置电压；所述电压产生模块用于将提升后的电压作为所述存储单元阵列以及所述灵敏放大器的电源电压。

一种随机存储器的供电方法，其中，在所述随机存储器中设置电压产生模块，由所述电压产生模块对外部电源电压进行提升，并将提升后的电压提供给所述随机存储器中的存储器阵列。

上述的方法，其中，所述电压产生模块为高压电荷泵，由所述高压电荷泵将提升后的电压作为所述存储器阵列中的存储单元阵列的PMOS管以及所述存储器阵列中的灵敏放大器的PMOS管的衬底偏置电压，以及

将提升后的电压作为所述存储单元阵列以及所述灵敏放大器的电源电压。

上述的方法，其中，所述电压产生模块中包括高压电荷泵和电压调整器；由所述高压电荷泵对外部电源电压进行提升，并将提升后的电压作为所述存储器阵列中的存储单元阵列的PMOS管以及所述存储器阵列中的灵敏放大器的PMOS管的衬底偏置电压；由所述电压调整器对外部电源电压进行提升，并将提升后的电压作为所述存储单元阵列以及所述灵敏放大器的电源电压。