[发明专利]锁相环电路

权利要求书

1.一种锁相环电路，包括，自由环振、时间-数字转换器、数控振荡器和逻辑单元，其特征在于，

所述逻辑单元用于根据所获取的参考时钟信号和所述数控振荡器反馈的合成时钟信号生成第一信号；以所获取的分频信号作为循环计数的最大值，对所述合成时钟信号的周期数进行计数；在所获取的参考时钟信号的有效边沿计算当前已计数周期数相对所述循环计数最大值的剩余未计数值，输出代表剩余未计数值对应时间的第二数字信号；

所述时间-数字转换器用于在所述自由环振提供的多相位时钟下分别将所述逻辑单元输出的第一信号的瞬态值形成离散信号；当有离散信号分别表示所述第一信号向有效边沿翻转或从有效边沿翻转时，将表示所述第一信号向有效边沿翻转的离散信号与表示所述第一信号从有效边沿翻转的离散信号之间的距离以第三数字信号输出；

所述数控振荡器用于从所述自由环振提供的多相位时钟中选择相位时钟及相应的有效边沿，以输出合成时钟信号。

2.如权利要求1所述的锁相环电路，其特征在于，还包括加法器，所述加法器用于将所述逻辑单元输出的第二数字信号以及所述时间-数字转换器输出的第三数字信号进行加法运算。

3.如权利要求2所述的锁相环电路，其特征在于，还包括除法器，所述除法器用于根据分频信号对所述加法器的加法运算的结果进行除法运算。

4.如权利要求3所述的锁相环电路，其特征在于，还包括累加器，所述累加器用于对所述除法器的除法运算的结果进行累加，并输出代表周期时间的数控信号。

5.如权利要求4所述的锁相环电路，其特征在于，所述逻辑单元根据所述累加器输出的数控信号输出代表剩余未计数值对应时间的第二数字信号；所述数控振荡器根据所述累加器输出的数控信号，从所述自由环振提供的多相位时钟中选择相位时钟及相应的有效边沿，以输出合成时钟信号。

6.如权利要求5所述的锁相环电路，其特征在于，所述时间-数字转换器包括：

至少四个触发器，用于在对应的相位时钟达到有效边沿时，输出所获得的第一信号的瞬态值形成离散信号，其中各个触发器对应的相位时钟相应的有效边沿依次延迟；

至少两个开始信号单元，用于在所获得的连续三个离散信号表示第一信号向有效边沿翻转时，在对应的相位时钟达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的相位时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述开始信号单元对应；

至少两个脉冲单元，用于在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在所对应的相位时钟状态达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

至少两个结束信号单元，用于在所获得的连续三个离散信号表示第一信号从有效边沿翻转时，在所对应的相位时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的相位时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述结束信号单元对应；

脉冲计数单元，用于对所获得的脉冲信号计数；

第一编码单元，用于根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

第二编码单元，用于根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

减法单元，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。