[发明专利]半导体装置及便携式设备有效

专利信息
申请号: 200810109212.8 申请日: 2008-01-31
公开(公告)号: CN101286507A 公开(公告)日: 2008-10-15
发明(设计)人: 大塚健志;今冈俊一 申请(专利权)人: 三洋电机株式会社
主分类号: H01L25/00 分类号: H01L25/00;H01L25/065;H01L23/367;H01L23/31;H01L23/488
代理公司: 北京市柳沈律师事务所 代理人: 陶凤波
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 半导体 装置 便携式 设备
【说明书】:

技术领域

本发明涉及一种半导体装置,尤其涉及层积有多个半导体元件的半导体装置。

背景技术

近年来,作为实现电子设备所使用的半导体装置的小型化/高功能化的封装技术,已知有通过层积多个半导体元件(例如,半导体芯片)的混合搭载的多层堆栈结构(多芯片封装结构)。

图4是表示专利文献1所述堆栈结构的半导体装置的概略剖面图。在该半导体装置内,通过芯片焊接件1112,使相对面积较大的第一半导体芯片1110固定于布线基板(插件)1140上,并通过芯片焊接件1122,以不干扰第一半导体芯片1110的电极焊盘1113的方式使第二半导体芯片1120固定于第一半导体芯片1110上。

形成于第一半导体芯片1110上面的电极焊盘1113通过由金线等构成的接合线1114与形成于布线基板1140的焊盘电极1143电连接。然后,第二半导体芯片1120上面的焊盘电极1123通过接合线1124与焊盘电极1143电连接。

利用密封树脂层1150密封层积于布线基板1140上的第一半导体芯片1110和第二半导体芯片1120。然后,在布线基板1140的半导体芯片搭载面的背面(下面)形成与焊盘电极1143电连接的外部连接端子1145。

上述堆栈结构的半导体装置在安装于印刷布线基板等而使用时,与平面配置有多个半导体元件(半导体芯片)的情况相比,由于可缩小平面方向的安装面积,所以可适应于电子设备的小型化/高集成化的要求。

但是,在为了谋求该小型化/高集成化而采用堆栈结构的半导体装置中,尤其是在组装有具有耗电量大的电路区域(发热的电路区域)的半导体元件时,若在该电路区域的温度急剧上升时不能充分向外部散热,则成为误动作的原因,而存在被破坏的担忧。

发明内容

本发明是鉴于上述状况作出的,其目的在于提供一种技术,该技术可提高具有层积的半导体元件的半导体装置的散热性,并提高其可靠性。

为了解决上述问题,本发明一方式的半导体装置的特征在于,具备:第一半导体元件和具有层积于第一半导体元件上、从第一半导体元件的外缘突出的突出部的第二半导体元件,第二半导体元件在其上面具有第一电路区域和相比该第一电路区域更容易在高温下发热的第二电路区域,该第二电路区域配置成含有突出部。

在上述结构中,优选为,第一半导体元件及第二半导体元件配置于基板上,并且通过形成于该基板上的树脂层密封,树脂层形成为第二半导体元件的含有第二电路区域的端部和与该端部相对应的树脂层的侧壁面之间的间隔比其他端部与相应的树脂层侧壁面之间的间隔短。

在上述结构中,优选为,在连接包含于第一电路区域的电极部和设置于基板的端子的第一布线中流动的电流量比在连接包含于第二电路区域的电极部和设置于基板的端子的第二布线中流动的电流量小。

在上述结构中,优选为,连接有第二布线的基板端子设置在与包含第二电路区域的端部和与该端部相对应的树脂层的侧壁面之间的区域不同的区域。

在上述结构中,优选为,树脂层形成为端部和与该端部相对应的树脂层的侧壁面的间隔比第二半导体元件的上面和树脂层上面的间隔短。

在上述结构中,优选为,第二半导体元件以第二半导体元件的多条边从第一半导体元件的外缘突出的方式层积于第一半导体元件上。更优选为,第二半导体元件以第二半导体元件的四条边从第一半导体元件的外缘突出的方式层积于第一半导体元件上。

在上述结构中,优选为,第一半导体元件在与层积有第二半导体元件的侧面相反侧的面上,形成与基板连接的多个突起电极端子。

在上述结构中,优选为,第二电路区域含有电极部,电极部配置于第一半导体元件和第二半导体元件重叠的区域。

在上述结构中,优选为,第二电路区域含有电极部,电极部配置于突出部。

本发明的其他方式是便携式设备。该便携式设备可以搭载上述任一半导体装置。

附图说明

图1是本实施方式的具有层积的半导体元件的半导体装置的概略剖面图;

图2是本实施方式的半导体装置的平面图;

图3(A)~(C)是用于说明本实施方式的具有层积的半导体元件的半导体装置的制造过程的概略剖面图;

图4是表示现有的堆栈结构的半导体装置的概略剖面图;

图5是第二实施方式的具有层积的半导体元件的半导体装置的概略剖面图;

图6是第二实施方式的半导体装置的平面图;

图7是第三实施方式的具有层积的半导体元件的半导体装置的概略剖面图;

图8是第三实施方式的半导体装置的平面图;

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