[发明专利]用于非易失性存储器的自动节电待机控制的装置和方法

说明书

本申请是2003年10月29日提交的发明名称为“非易失性存储器的自动节电待机控制”的专利申请(申请号200380100432.X)的分案申请。

技术领域

本发明一般地涉及非易失性存储器，更具体地，涉及非易失性存储器的待机控制。

背景技术

一些非易失性存储器可以被置入待机模式。将存储器置入待机模式可以减少功耗。例如，可以基于芯片使能信号来确定待机模式。

附图说明

参考附图，本领域的技术人员可以更好的理解本发明的众多优点，其中：

图1是根据本发明一个实施例的利用节电待机模式的例如闪存阵列的非易失性存储器阵列的框图。

图2是根据本发明一个实施例的用于控制待机模式的节电电路的框图。

图3是根据本发明一个实施例的包含利用节电待机模式的例如闪存阵列的非易失性存储器阵列的无线设备的框图。

发明内容

根据本发明的一个方面，提供了一种装置，包括：非易失性存储器阵列；和节电电路，所述节电电路在对所述非易失性存储器阵列的输入端上没有活动的情况下，将所述非易失性存储器阵列置入待机模式。

根据本发明的另一个方面，提供了一种方法，包括：判断在对非易失性存储器阵列的输入端上是否没有活动；以及在没有活动的情况下，将所述非易失性存储器阵列置入待机模式。

根据本发明的另一个方面，提供了一种方法，包括：当芯片使能输出指示非易失性存储器阵列没有被使能时，或者当所述非易失性存储器阵列的至少一个地址输入端上没有活动时，或者当单元选择输入指示所述非易失性存储器阵列没有被选中时，向所述非易失性存储器阵列的待机电路的输入端提供芯片使能输出，用于控制所述存储器阵列的待机模式，以使所述待机电路激活所述非易失性存储器阵列的待机模式。

根据本发明的另一个方面，提供了一种装置，包括：无线收发机；非易失性存储器阵列；和节电电路，所述节电电路在对所述非易失性存储器阵列的输入端上没有活动的情况下，将所述非易失性存储器阵列置入待机模式。

具体实施方式

现在参考图1，讨论根据本发明的利用自动节电待机控制的例如闪存阵列的非易失性存储器阵列。在本发明的一个实施例中，非易失性存储器可以是指这样的一种存储器，这种存储器没有电源施加给该存储器时也可以保存信息。在本发明的一个实施例中，待机可以是指一种节电模式或状态，虽然本发明的范围并不局限于此。例如，在待机模式下，通过减小非易失性存储器阵列的工作电流，不需要处理器介入就能自动节省功率，虽然本发明的范围并不局限于此。

如图1所示，闪存阵列100可以包括待机电路或者电路系统112，用于将闪存阵列100置入待机模式。在本发明的一个实施例中，待机电路系统112可以将闪存阵列100置入待机模式，以便通过减小工作电流而减少闪存阵列100的功耗，虽然本发明的范围并不局限于此。自动节电电路(APS)110可以和待机电路系统112耦合在一起，以使得待机电路系统112自动将闪存阵列100置入待机模式，而不需要处理器输入或交互，其结果是可以节电，虽然本发明的范围并不局限于此。虽然为了示例的目的，本发明讨论闪存阵列，但是本发明的范围并不局限于此，本发明可以扩展到其他存储器技术。在本发明的一个实施例中，APS 110和待机电路系统112可以是分立的电路，而在本发明的另一实施例中，APS 110和待机电路系统112可以是单个电路，虽然本发明的范围并不局限于此。此外，在本发明的另一实施例中，APS 110和待机电路系统112中的任一个或者两个可以被设置在闪存阵列100的内部，或者，APS 110和待机电路系统112中的任一个或者两个可以被设置在闪存阵列100的外部，虽然本发明的范围并不局限于此。

现在参考图2，讨论根据本发明的自动节电电路图。在本发明的一个实施例中，当处理器不触发闪存阵列100的输入端时，APS 110可以使待机电路系统112将闪存阵列100置入待机模式。在本发明的一个实施例中，触发可以是指在闪存阵列100的如地址线这样的输入端上的活动，在一个实施例中处理器不触发闪存阵列100输入端的时候是指在闪存阵列100的输入端或者地址线上没有活动，这种没有活动的状态可选地持续一段预定的时间，虽然本发明的范围并不局限于此。