[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉参考

本申请基于35 U.S.C.要求韩国专利申请第10-2007-0050979号(于2007年5月25日提交)的优先权，将其全部内容结合于此作为参考。

技术领域

本发明涉及半导体器件，更具体地，涉及诸如横向双扩散MOS(lateral double diffused MOS，LDMOS)晶体管的半导体器件及其制造方法。

背景技术

如示例图1A中所示，通常，LDMOS晶体管可以包括形成在高压p型势阱(HPWELL)中的两个n型漂移区(Ndrift)20、22。

如示例图1B中所示，浅沟槽隔离(STI)30、32、34和36可以接着在HPWELL 10和N型漂移区20、22中的预定区域中形成。随后，栅极绝缘膜40和栅极42可以顺序在HPWELL 10上和/或上方形成。

如示例图1C中所示，随后，高浓度n+型源极/漏极扩展区(extension region)50、52可以分别形成在N型漂移区20、22中。此后，通过触点形成工艺，在分别形成于N型漂移区20、22中的源极/漏极扩展区50、52上和/或上方形成触点60、62。

为了提高围绕高电压晶体管中的源极/漏极扩展区50、52的N型漂移区20、22的击穿电压，提供STI 32、34。然而，施加在源极/漏极扩展区50、52之间的通道区(沟道区，channel region)中的电场可以高于施加在N型漂移区20、22与衬底(基板)之间的电场。因此，为了提高源极与漏极之间的击穿电压，栅极42必须具有不小于预定水平的长度。因此，不能获得高度集成的器件。

发明内容

实施例涉及一种诸如横向、双扩散MOS(LDMOS)晶体管的半导体器件及其制造方法。

实施例涉及一种半导体器件及其制造方法，该半导体器件可通过减小在位于漂移区和栅极边缘区内的STI中产生的最大电场来增强结击穿电压(junction breakdown voltage)。

实施例涉及一种半导体器件，该半导体器件可以包括下述部分中的至少一个：至少一个漂移区，形成在衬底上的通道区附近；第一掩埋绝缘层，形成在漂移区中；以及第一减小表面场区(reducedsurface field region)，设置在第一掩埋绝缘层与漂移区之间。

实施例涉及一种用于制造半导体器件的方法，该方法可包括以下步骤中的至少一个：在衬底上的通道区附近形成至少一个漂移区；在漂移区中形成第一沟槽；在第一沟槽的内壁上形成第一减小表面场区；以及在第一沟槽上形成第一掩埋绝缘层，第一沟槽包括了第一掩埋绝缘层。

附图说明

示例图1A至图1C示出了LDMOS晶体管。

示例图2示出了根据实施例的LDMOS晶体管。

示例图3A至图3D示出了根据实施例的用于制造LDMOS晶体管的方法。

示例图4示出了根据实施例的，用于依据各个区域的导电类型来形成第一减小表面场区和第二减小表面场区的方法。

示例图5是示出了依照根据实施例的双结结构的特征变化图。

示例图6示出了根据实施例的，用于依据各个区域的导电类型来形成第一减小表面场区和第二减小表面场区的方法。

具体实施方式

现在将参照附图，对根据本发明优选实施例的半导体器件进行详细地参考。示出了其中半导体器件为横向双扩散MOS(LDMOS)晶体管的一种情况，但是本发明并不限于此。

示例图2示出了一LDMOS晶体管，其可包括高压势阱100和形成在势阱100中的漂移区110、112。本领域的技术人员将容易地理解，参考标号100不仅代表势阱，还代表衬底。减小表面场区(RESURF)130、132、134和136可在势阱100中形成，而掩埋绝缘层140、142、144和146可分别在RESURF 130、132、134和136上面和/或上方形成。栅极绝缘膜150和栅极152可在势阱100上面和/或上方以及漂移区110、112之间形成。源极/漏极扩展区160、162可以在漂移区110、112中形成，而触点170、172可以分别在源极/漏极扩展区160、162上面和/或上方形成。