[发明专利]存储器单元阵列

说明书

技术领域

本发明涉及半导体装置，特别是存储器单元与阵列，更特别地涉及多次编程(MTP)存储器单元与阵列的架构与制造方法。

背景技术

一种多次编程(multiple-times programming，MTP)存储器单元与阵列，用以保持储存于存储器单元的资讯，即使于电力关闭时。设计多次编程(MTP)存储器单元与阵列时，开始通常根据标准互补金属氧化物半导体(CMOS)为基础的逻辑程序。然后，于逻辑程序流程中，加上额外的程序步骤，以设计该多次编程存储器单元。举例而言，此额外程序步骤包含：第二多晶硅沉积(polysilicon deposition)、结杂质最佳化(junction dopantoptimization)等。将多次编程特有的程序步骤，整合于标准互补式金属氧化物半导体为基础的逻辑程序，将导致复杂化。因此，嵌入式整合多次编程存储器的技术，通常比先进逻辑制造程序落后几个世代。对于需要嵌入多次编程存储器的芯片系统方法(system-on-chip，SOC)，设计团队通常没有选择而需接受逻辑流程程序，落后于当前先进逻辑制造程序二到三世代，除此之外，还需增加额外的七到八层光刻掩模(lithographic masks)。此已知技术不仅增加晶圆成本，且亦未达到大多数先进逻辑制造程序所能实现的性能高峰。

因此，为解决上述问题，已探究许多架构与制造方法。图1显示已知多次编程存储器单元100的透视图，其中，包含：晶体管102、第一电容104、第二电容106及第三电容108。第一电容104、第二电容106及第三电容108，共同使用共用浮接栅110。晶体管102，由字线120控制，并判断是否可将位线122的电压提供至存储器单元100。源极线124连接晶体管102。

于一个实施例中，通过穿隧电子进入或流出浮接栅110，而执行该多次编程存储器单元100的编程与擦除操作。例如：为了编程该多次编程存储器单元100，将一高电平电压提供至该编程栅112，而该擦除栅114系接地。因为耦合电容106与108的电容性耦合，横跨穿隧电容108的两金属板将产生巨大电压压降，而于两金属板之间产生高电平电场。当该电场足够高到发生Fowler Nordheim穿隧效应时，浮接栅110的电子穿隧通过绝缘物质，其介于浮接栅110及连接阱区(well)116之间。

相反地，通过将高电平电压提供至擦除栅114与编程栅112，电子将由源极线124穿隧至浮接栅110，因而增加该浮动栅的负电荷。

然而，如图1所示的该多次编程存储器单元100仍有缺点。因为于同一列中，所有存储器单元的擦除栅为相互连接，而于同一行中，所有存储器单元的编程栅为相互连接，为了擦除选择的存储器，需要将高电平电压各自提供至该选择存储器单元的行与列。于是，需要擦除该选择的存储器单元所在的所有阵列。除此外，高电平电压相反地会引起编程的扰动，而影响其他的行与列。再者，擦除栅由大阱区形成。于同一行中，存储器单元的擦除栅阱区118，需要为电性断开，因此需连接至不同的电压。于一行中，该邻近阱区118亦需有适当的阱间隔。这样将使得该存储器单元的面积增加。

有鉴于此，需要一种改进的多次编程存储器单元与阵列架构，用以减少编程扰动，并具有较少的芯片面积。

发明内容

根据本发明的观点，一种存储器单元阵列，以多行及多列排列，包括：第一方向的第一编程线，其中，该第一编程线连接该阵列的第一行的存储器单元的编程栅；该第一方向的第一擦除线，其中，该第一擦除线连接该阵列第一行存储器单元的擦除栅；以及，该第一方向的第一字线，其中，该第一字线连接该阵列第一行存储器单元的字线节点。

根据本发明的另一观点，一种存储器单元阵列，以多行及多列排列，包括：多页。每一页包括：存储器单元的第一行；存储器单元的第二行，其中，该第一行与该第二行相邻；编程线，沿一行方向，其中，该编程线连接该第一与第二行存储器单元的编程栅，而该编程线与其他页的编程线断开；擦除线，沿该列方向，其中，该擦除线连接该第一与第二行存储器单元的擦除栅，而该编程线与其他页的擦除线断开；第一字线，沿该列方向，其中，该第一字线连接第一行的存储器单元的字线节点；以及第二字线，沿该列方向，其中，该第二字线连接该第二行存储器单元的字线节点。该阵列还包括多位线，沿行方向，其中，每一位线连接同一列存储器单元的位线节点，且每页具有相同列号码，且其中所述多条位线彼此断开。