[发明专利]半导体存储器

说明书

本申请为分案申请，其原申请的国际申请号为PCT/JP2003/001853，中国国家申请号为03814798.X，申请日为2003年2月20日，发明名称为“半导体存储器”。

技术领域

本发明涉及一种半导体存储器，该半导体存储器具有易失性存储单元并且具有SRAM接口，其中所述易失性存储单元具有电容器。

背景技术

近来，诸如蜂窝电话的移动装置在服务功能方面日益完善，并且所要处理的数据量不断地增多。于是，相应地需要在移动装置上安装更大容量的工作存储器。

传统上，移动装置的工作存储器使用SRAM，该SRAM使得系统构造能够较为容易。但是，SRAM在用于构成单元的各个单个位的器件数量方面要大于DRAM，并且因此不利于较高的存储容量。由于这个原因，开发出了一种被称为拟SRAM的半导体存储器，这种存储器具备DRAM的高容量和SRAM的可用性。拟SRAM具有DRAM存储单元和SRAM接口。例如，在美国专利No.6392958中公开了一种拟SRAM的概述。

由于拟SRAM具有DRAM存储器内核，所以必须要对存储单元进行重写，以避免读取数据之后的数据破坏。因此，在读取操作时，如果选择了一字线并且提供了不同的地址信号以选择另一字线，则不能正确地进行重写，并且存储单元中的数据被破坏。即，拟SRAM发生误操作。相反，由于SRAM是由锁存器构成的，所以即使在读取操作期间由于提供了另一地址信号而使读取操作中断，存储单元中的数据也不会被破坏。

为了避免前述的误操作，拟SRAM具有下述的定时规范：在读取周期过程中当重新选择字线时禁止地址信号的这种变化。

拟SRAM具有SRAM接口，并且与SRAM基本兼容。但是，与SRAM相比，拟SRAM存在某些限制，例如上述对于地址变化的定时规范。因此，当使用拟SRAM来替代安装在系统上的SRAM时，经常需要对用于控制存储器的控制器进行修改。

同时，当拟SRAM具有16位的I/O端子(两个字节)时，通常形成用于输入低位字节信号/LB和高位字节信号/UB的多个外部端子，从而以单个字节为单位输入/输出数据。当将数据的低八位写入存储单元或从存储单元中读出时，将低位字节信号/LB使能。当将数据的高八位写入存储单元或从存储单元读出时，将高位字节信号使能。例如，在NEC公司生产的拟SRAM μPD4632312-x的数据单中，介绍了这种类型的拟SRAM的产品规范。

但是，虽然这种类型的拟SRAM可以以多个字节为单位输入输出数据，但是存储器内核是响应于16位数据进行工作的。因此，例如，当仅向存储器内核中写入低位1字节的数据时，必须屏蔽向存储器内核写入高位1字节的数据。此外，如果低位字节信号/LB和高位字节信号/UB的使能周期部分重叠，则向存储器内核的写入操作的起始时刻必须与低位字节信号/LB和高位字节信号/UB之间的较慢禁止定时合拍。

如上所述，为了进行字节写入，传统的16位结构的拟SRAM需要用于控制数据屏蔽的电路和用于控制写入操作的起始时刻的电路(写入等待电路)。这增大了控制电路的规模，导致芯片尺寸较大的问题。此外，字节写入时的复杂写入控制减小了定时余量。

以下为与本发明相关的现有技术参考文献。

(专利文献)

(1)美国专利No.6392958

(非专利文献)

(1)μPD4632312-x，NEC数据单，NEC公司

发明内容

本发明的一个目的在于提高具有DRAM高容量和SRAM接口的半导体存储器的SRAM兼容性和可用性。具体地说，目的在于防止由于地址信号的变化而导致保留在存储单元中的数据被破坏。

本发明的另一个目的在于使用简单的控制电路对能够彼此独立地向它们的存储器内核写入多个数据组的多个拟SRAM的写入操作进行控制。

根据本发明的半导体存储器的多个方面之一，定时器从接收到外部访问信号开始测量预定的时间，并且在经过所述预定时间之后输出访问请求信号。所述外部访问信号使存储器内核执行读取操作，所述访问请求信号使所述存储器内核进行操作。所述预定时间被设定为长于内核操作时间，该内核操作时间是所述存储器内核执行单个操作所需的时间。因此当外部访问信号在短于所述预定时间的时间内发生变化时，存储器内核不进行操作。结果，即使在以存储器内核不能正确操作的时间间隔提供外部访问信号时，也可以防止存储器内核发生误操作以及防止保存在其中的数据被破坏。