[发明专利]包括加法器驱动电路的数模转换电路和显示器无效
| 申请号: | 200810092393.8 | 申请日: | 2008-04-28 |
| 公开(公告)号: | CN101295485A | 公开(公告)日: | 2008-10-29 |
| 发明(设计)人: | 梅田谦吾 | 申请(专利权)人: | 恩益禧电子股份有限公司 |
| 主分类号: | G09G3/36 | 分类号: | G09G3/36;H03M1/66;H03M1/80 |
| 代理公司: | 中原信达知识产权代理有限责任公司 | 代理人: | 陆锦华;郇春艳 |
| 地址: | 日本*** | 国省代码: | 日本;JP |
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| 摘要: | |||
| 搜索关键词: | 包括 加法器 驱动 电路 数模 转换 显示器 | ||
技术领域
本发明涉及一种用于将数字信号转换为模拟信号的数模(D/A)转换器、用于显示器的驱动电路、以及使用所述驱动电路的显示器。
背景技术
由于轻、薄和功耗低的特性,液晶显示器(LCD)作为信息通信时代主要的平板显示器被广泛用于办公自动化、消费应用、工业应用等领域。一般,这种液晶显示器设置有液晶驱动电路(液晶驱动IC),液晶驱动电路包括灰度电压产生器、解码器电路、放大器等部件。灰度电压产生器产生多个灰度电压。解码器电路根据输入的图像数据,从多个灰度电压中选择相对应的灰度电压。放大器对于由解码器电路选择的灰度电压进行电流放大,然后经由源布线提供给液晶面板。
图22为示出传统8位类型的源侧液晶驱动电路1的配置的方框图。如图22所示,源侧液晶驱动电路1包括接收器和串行/并行转换电路2、移位寄存器电路3、锁存电路4、灰度电压产生电路5、解码器电路6、放大器7等等。接收器和串行/并行转换电路2接收从定时控制器(未示出)发出的串行图像数据,将该图像数据转换为并行逐像素灰度数据D00至D07。移位寄存器电路3根据输入的时钟信号,产生要用于锁存电路4的数据捕获信号,并将该信号输出到锁存电路4。
根据从移位寄存器电路3输入的数据捕获信号,锁存电路4保留与输出数目相对应的数字灰度数据。灰度电压产生电路5产生灰度电压VDATA0至VDATA255,并将其输入解码器电路6。在输入的灰度电压VDATA0至VDATA255中,解码器电路6对于每个输出选择与从锁存电路4发出的灰度数据D00至D07相对应的灰度电压。注意,在解码器电路6中,灰度电压VDATA0至VDATA255被同样极性的输出共享。
之后,在输出数目为720的情形下,解码器电路6选择的每个灰度电压例如被输出到多个放大器7的输入端子t1至t720,多个放大器7被分别设置用于每个输出。当解码器电路6选择灰度电压后,多个放大器7的所有输出对源布线(out1至out720)进行充电和放电,并经由源布线将选择的电压提供给液晶显示面板上相对应的像素。
图23示出传统解码器电路6的配置。如图23所示,解码器电路6包括与输出数目相对应的720个解码器单元电路61。灰度电压VDATA0至VDATA255被720个解码器单元电路61共享。在控制单元中每个解码器单元电路61可配置为8个串联的开关器件62,灰度数据D00至D07的部分被分别输入这些开关器件62。灰度电压VDATA0至VDATA255被分别提供给串联的8个开关器件62的第一端,开关器件62的第二端被集中连接到放大器7的输入端子。这些开关器件62被控制为根据从锁存电路5发出的灰度数据VDATA0至VDATA255而导通/断开。然后,在灰度电压VDATA0至VDATA255中,所有8个开关器件62都导通的灰度电压被输出到放大器7的输入端子t1至t720的每一个。注意,解码器电路6可配置为其它形式。
近年来,越来越要求在用于电视机的液晶显示器上显示更多颜色。因此,对多位液晶驱动电路的需要逐年增长,10位或12位的液晶驱动电路已经成为主流。但是,在上述解码器电路6中,对于每个附加位,要求双倍数目的开关器件62,并且电路面积也翻倍。由于解码器电路6部分占据液晶驱动电路的芯片面积的大部分,所以位数的增加在很大程度上增加了液晶驱动电路的芯片面积。例如,10位液晶驱动电路所需要的芯片面积是8位液晶驱动电路的芯片面积的4倍。而对于12位液晶驱动电路,则芯片面积需要8位液晶驱动电路的芯片面积的16倍。因此,液晶驱动电路的成本上升,同时其实现的可能性降低。类似地,对于每个附加位,灰度电压(灰度线)所需的布线数目也倍增,在多位的情形下会过度增加布线的数量。布线数量的这种增加影响芯片面积。
因此,仅通过简单的灰度电压产生电路5和解码器电路6难以实现多位液晶驱动电路。出于这一点,提出了缩小解码器电路6的面积和灰度线数目的传统技术(专利文献1)。图24示出专利文献1所述的传统D/A转换电路10。图24所示的传统D/A转换电路10是6位液晶驱动电路的实例。D/A转换电路10设置有梯形(ladder)电阻电路11、解码器电路12、放大器电路13以及电容分压电路14,梯形电阻电路11产生电压V1至V17,电容分压电路14包括电容器C1、C2、C3。电容器C1、C2、C3的电容量之比设定为1∶2∶1。
这里,对日本专利申请特开No.Hei 11-109928所述的传统D/A转换电路10的操作给出说明。
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