[发明专利]电平转换电路

说明书

技术领域

本发明涉及一种电平转换电路(Level shifter circuit)，且特别涉及一种提高转换速度及降低短路电流的电压转换电路。

背景技术

请参照图1，其示出了传统电平转换电路的电路图。传统电平转换电路10包括电平转换器110及反相器120。反相器120用以接收输入信号IN并由此反相后，产生反相输入信号IN’输出至电平转换器110。其中，反相器120包括晶体管P3及晶体管N3，且晶体管P3及晶体管N3分别为P型金属氧化物半导体晶体管(PMOS)及N型金属氧化物半导体晶体管(NMOS)。晶体管P3的控制端耦接至晶体管N3及晶体管N1的控制端，而晶体管P3的第二端耦接至晶体管N3的第一端及晶体管N2的控制端。晶体管P3的第一端及晶体管N3的第二端并分别接收电源电压Vcc及电源电压Vss。

电平转换器110根据输入信号IN及反相输入信号IN’的电平输出介于VDD及Vss之间的输出信号OUT及反相输出信号OUT’。其中，输入信号IN及反相输入信号IN’例如介于0～1.8V，而VDD及Vss例如分别为0及5V。

电平转换器110还包括晶体管N1、晶体管P1、晶体管N2及晶体管P2，且晶体管N1及晶体管N2例如为N型金属氧化物半导体晶体管(NMOS)，而晶体管P1及晶体管P2例如为P型金属氧化物半导体晶体管(PMOS)。晶体管N1及晶体管P1分别受控于输入信号IN及输出信号OUT，以输出反相输出信号OUT’，而晶体管N2及晶体管P2并分别受控于反相输入信号IN’及反相输出信号OUT’，以输出输出信号OUT。

其中，晶体管P1及晶体管P2的第一端耦接至电源电压VDD，晶体管P1的第二端耦接至晶体管N1的第一端及晶体管P2的控制端，晶体管P2的第二端耦接至晶体管N2的第一端及晶体管P1的控制端，晶体管N1及晶体管N2的第二端接收电源电压Vss，晶体管N1及晶体管N2的控制端分别接收输入信号IN及反相输入信号IN’。

图2示出了传统电平转换电路的输入信号、反相输入信号、输出信号及反相输出信号的波形图。上述的输入信号IN、反相输入信号IN’、输出信号OUT及反相输出信号OUT’在图2中分别以曲线210、曲线220、曲线230及曲线240表示。当输入信号IN由0V改变为1.8V时，输出信号OUT将由0V改变为5V，即，传统电平转换电路10将1.8V的低电压水平转换为5V的高电压水平输出。而反相输入信号IN’将由1.8V改变为0V，且反相输出信号OUT’将由5V改变为0V。

请参照图3，其示出了传统电平转换电路的短路电流的波形图。传统电平转换电路10的短路电流在图3中以曲线310表示。其中，由曲线310可清楚地看出传统电平转换电路10在4n秒时，所产生的短路电流I_DS1(Short Current)即将近30μA。

然而，在传统电平转换电路10(如图1所示)中，当晶体管N1被导通(Turn On)时，往往因晶体管P1未被及时关闭而导致短路电流I_DS1流经晶体管N1及晶体管P1。此外，由于晶体管N1及晶体管P1均处于导通状态，因此，反相输出信号OUT’将在电源电压V_DD及电源电压Vss之间发生拉扯的现象。

基于相同的工作原理，当晶体管N2被导通时，往往因晶体管P2未被关闭而导致另一短路电流I_DS1流经晶体管N2及晶体管P2。

此外，由于晶体管N2及晶体管P2均处于导通状态，因此，输出信号OUT将在电源电压V_DD及电源电压Vss之间发生拉扯的现象。

如此一来，不仅使得传统电平转换电路10过慢，且短路电流I_DS1亦将造成电平转换电路10不必要的功率消耗(PowerConsumption)。此外，当电源电压Vcc被关闭而电源电压VDD仍处于开启时，由于输出信号OUT及反相输出信号OUT’浮接(Floating)，因此将感应较大的漏电流(Leakage)。

发明内容

本发明涉及一种电平转换电路。电平转换电路通过第一开关电路及第二开关电路，控制电平转换器正常地工作，使得本发明至少具有如下优点：

一、降低短路电流及功率消耗。

二、避免输出信号及反相输出信号在两种电源电压之间发生拉扯的现象。

三、提高电平转换电路的转换速度。

四、降低漏电流。