[发明专利]时钟数据恢复电路及其操作方法

说明书

相关申请的交叉引用

本发明要求2007年11月2日提交的韩国专利申请No.10-2007- 0111492的优先权，其整体内容通过引用结合于此。

技术领域

本发明涉及高速半导体存储装置，且更具体地，本发明涉及能够恢复 半导体存储装置之内的在高速信号及数据处理期间发生的失真的时钟数 据恢复(CDR)电路及其操作方法。

背景技术

在具有多种半导体装置的系统中，半导体存储装置充当数据存储装 置。半导体存储装置输出对应于从数据处理器例如中央处理单元(CPU)接 收的地址的数据，或将从数据处理器接收的数据存储到连同该数据输入的 地址所选择的存储单元中。

随着系统的操作速度增加且半导体集成技术发展，数据处理器需要半 导体存储装置以更高速度输入/输出数据。为使半导体存储装置更快且更 稳定地操作，多种内部电路必须能够以高速操作并以高速在电路之间传送 信号或数据。

为将半导体存储装置应用于高速系统，用于信号或数据传送的接口速 度亦已增加。在半导体存储装置中使用时钟数据恢复(CDR)方法以便防止 接口操作期间由噪声或干扰产生的信号或数据失真所导致的故障或不稳 定操作。

为在高速传送信号或数据中获得可靠性，半导体存储装置使用CDR 电路。CDR技术本质上用于高性能系统且恢复传输时因噪声及干扰造成失 真或改变的数据及时钟。

数据及时钟的传输可因若干原因而在半导体存储装置内的数据及时 钟传输路径上延迟。此延迟妨碍接收数据及时钟以及进行相应操作的过 程，从而导致半导体存储装置的故障。为防止半导体存储装置的故障，半 导体存储装置的内部电路与外部参考时钟同步执行其内部操作。因此，当 参考时钟的相位与内部操作中所使用的内部时钟的相位不一致时，半导体 存储装置的内部电路必须根据相位差的检测结果受到控制。例如，改变内 部时钟的相位，或内部电路在考虑内部时钟的当前状态的情况下执行其内 部操作。

CDR电路包括：相位比较器，其用于检测参考时钟与内部时钟之间的 相位差；以及滤波器，其用于对所检测相位差进行滤波以输出检测结果。

图1为传统CDR电路的框图。

参考图1，CDR电路包括相位比较器110及数字滤波器100。该数字 滤波器100包括滞后数字滤波器100A及超前数字滤波器100B。

该相位比较器110比较外部参考时钟REF的相位与用于控制内部操作 的反馈时钟FB的相位。当该反馈时钟FB的相位超前于该参考时钟REF 的相位时，相位比较器110输出相位超前信号PD_EARLY，而当该反馈时 钟FB的相位滞后于该参考时钟REF的相位时，输出相位滞后信号 PD_LATE。

更具体地，滞后数字滤波器100A在预定周期内接收相位滞后信号 PD_LATE，且当反馈时钟FB的相位继续滞后于参考时钟REF的相位达预定 时间时输出滞后状态信号LATE。超前数字滤波器100B在预定周期内接收 相位超前信号PD_EARLY，且当反馈时钟FB的相位继续超前于参考时钟REF 的相位达预定时间时输出超前信号EARLY。

滞后数字滤波器100A包括滞后加法器120A、第一状态保持单元140A， 及滞后确定单元160A。超前数字滤波器100B包括超前加法器120B、第二 状态保持单元140B，及超前确定单元160B。由于滞后数字滤波器100A 的内部结构类似于超前数字滤波器100B的内部结构，因此以下描述将集 中在滞后数字滤波器100A上。

滞后加法器120A将在预定周期内接收的相位滞后信号PD_LATE进行 相加。在此实施例中，滞后加法器120A由3位加法器实施，该3位加法 器将在参考时钟REF的8个周期内接收的相位滞后信号PD_LATE进行相 加。第一状态保持单元140A接收对应于滞后加法器120A的相加结果的滞 后和信号SUM_LATE<0:2>，并响应于参考时钟REF而将滞后信息信号 LATE_COM<0:2>反馈至滞后加法器120A。当在参考时钟REF的8个周期内 接收的相位滞后信号PD_LATE的相加完成时，滞后确定单元160A根据滞 后信息信号LATE_COM<0:2>输出滞后状态信号LATE。

图2A为图1的相位比较器110的电路图。