[发明专利]降低超越量的输出级电路

说明书

技术领域

本发明涉及的是一种输出级电路，特别涉及的是一种降低超越量(over shoot)的输出级电路。

背景技术

请参考图1。图1为背景技术的输出级电路100的示意图。输出级电路100包含输入端、输出端、反相器INV1、延迟电路110、120、P型金氧半导体晶体管(P-type Metal Oxide Semiconductor，PMOS)QP1、N型金氧半导体晶体管(N-typeMetal Oxide Semiconductor，NMOS)QN1。

输出级电路100的输入端用以接收输入信号DIN。输出级电路100的输出端用以输出信号DOUT。输出级电路100的输出端假定等效耦接在电容CL。

P型金氧半导体晶体管QP1包含第一端、第二端与控制端。N型金氧半导体晶体管QN1包含第一端、第二端与控制端。反相器INV1耦接在输出级电路100的输入端与延迟电路110、120之间。延迟电路110耦接在反相器INV1与P型金氧半导体晶体管QP1的控制端之间。延迟电路120耦接在反相器INV1与N型金氧半导体晶体管QN1的控制端之间。P型金氧半导体晶体管QP1的第一端耦接在偏压源VDD、第二端耦接在输出级电路100的输出端、控制端耦接在延迟电路110。N型金氧半导体晶体管QN1的第一端耦接在偏压源VSS、第二端耦接在输出级电路100的输出端、控制端耦接在延迟电路120。

反相器INV1用以接收输入信号DIN并将输入信号DIN反相后输出。

延迟电路110耦接在反相器INV1与P型金氧半导体晶体管QP1的控制端之间，用以接收反相后的输入信号DIN，并将反相后的输入信号DIN延迟预定时间长度DL1再输入至P型金氧半导体晶体管QP1的控制端(节点DP)。延迟电路110可由偶数个反相器所组成(如图示的2m个)来延迟预定时间长度DL1。

延迟电路120耦接在反相器INV1与N型金氧半导体晶体管QN1的控制端之间，用以接收反相后的输入信号DIN，并将反相后的输入信号DIN延迟预定时间长度DL2再输入至N型金氧半导体晶体管QN1的控制端(节点DN)。延迟电路120可由偶数个反相器所组成(如图示的2n个)来延迟预定时间长度DL2。

偏压源VDD-、VSS用以提供偏压VDD与VSS。偏压VDD可为一高电位、偏压VSS可为一低电位。

另外，时间长度DL1与DL2为相异，也即反相器数目2m与2n不相同。此为防止P型金氧半导体晶体管QP1与N型金氧半导体晶体管QN1同时导通产生电流从偏压源VDD直接流至偏压源VSS的情况。

请参考图2。图2为背景技术的输出级电路100的时序示意图。如图所示，输入信号DIN输入后，节点DP上产生与输入信号DIN反相且延迟时间长度DL1的信号并输入P型金氧半导体晶体管QP1；节点DN上产生与输入信号DIN反相且延迟时间长度DL2的信号并输入N型金氧半导体晶体管QN1；如此以产生输出信号DOUT。而当输入信号DIN在转态时(如由高电位转低电位、或由低电位转高电位)，输出信号DOUT会有产生电压振幅超过偏压VDD或VSS的现象，此即为超越量。而超越量容易对电路造成损害。

一般现有降低超越量的作法，为在输出级电路100的输出端上加上电容以降低超越量。然而此种作法将会降低输出信号DOUT的回转率(slewrate)，进而降低输出级电路100的存取速度。尤其随着系统内部组件速度提升，对内存速度的要求增加，单纯提升内存频率已经不能应付需求，目前已经由同步动态随机存取内存(synchronous DRAM)技术、双倍数据传输(Double Data Rate，DDR)技术，进而发展至第二代双倍数据传输(DDRII)技术。以往内存颗粒的频率相等于输入/输出缓冲区(I/O Buffer)的频率，但第二代双倍数据传输的输入/输出缓冲区操作频率为内存核心频率的两倍，此种输出端上加上电容以降低超越量的做法可能降低内存输出级电路的存取速度。是以如何提供一种新的芯片外驱动器(OCD，Off-Chip Driver)技术，在输出级电路中提供稳压线路使充电放电动作时降低超越量，为必须考虑的重点。

发明内容