[发明专利]具有可互连不同逻辑块中的逻辑元件的逻辑阵列块互连线的可编程逻辑器件

说明书

技术领域

【0001】本发明一般涉及基于逻辑阵列块(LAB)的可编程逻辑器 件(PLD)，并且更具体地涉及具有成为两个不同LAB中的互连逻辑 元件(LE)能力的LAB互连线。

背景技术

【0002】可编程逻辑器件(PLD)是含有可被编程以执行大量逻辑 功能的固定逻辑电路的半导体集成电路。在半导体工业中，PLD由于 众多原因而变得日益普遍。由于芯片制造技术的进步，专用集成电路 (ASIC)设计已变得难以置信的复杂。这种复杂性不仅增加设计成本 而且还增加开发专用设计所需的时间期限。与这个问题相伴的是，产 品生命期正在迅速缩短。结果，对于原始设备制造商(OEM)而言设 计和使用ASIC往往是不可行的。因此，OEM越来越依赖于PLD。加 工工艺的相同进展也导致PLD具有改进的密度和速度性能。高级的编 程软件使得可为PLD快速开发复杂的逻辑功能。而且，逻辑设计通常 还可以从一代PLD移植到下一代，进一步减少产品开发时间。ASIC 的性价差距的消失和减少的产品开发时间迫使许多OEM利用PLD。

【0003】大多数PLD的架构定义了二维逻辑块阵列。行列逻辑块 间线(一般具有变化的长度和速度)提供该阵列中逻辑块之间的信号 和时钟互连。这些逻辑块通常被称为不同名称，例如由本申请的受让 人Altera Corporation使用的逻辑阵列块或LAB，或者如Xilinx Corporation所用的复杂逻辑块(CLB)。在Altera架构中，LAB被进一 步分割成多个独立逻辑元件，其被称为逻辑元件(LE)或自适应逻辑模 块(ALM)。而对于Xilinx的架构而言，CLB还包括一组被称为逻辑单 元或(LC)的逻辑元件。LE、LC或ALM每种一般都包括比如查找表 (LUT)、用于产生寄存输出的寄存器、加法器以及其它用以实现各种逻 辑和算术功能的电路之类的元件。为了简明起见，含有多个LE或ALM 的任何逻辑块不管其被组织成LAB或是CLB，在下文中一般都称为 “LAB”。术语“LAB”决不应当解释成将本发明限制为一具体PLD架 构并且意欲覆盖使用在块中一起成组的任何类型逻辑元件的任何PLD 架构。

【0004】大多PLD的互连包括至少两级：(i)提供LAB之间路 由的LAB间线或LAB互连线(inter-LAB line)；和(ii)提供LAB 内路由的LAB内部线。对于PLD的这两级互连体系的详细说明请参 见美国专利6,970,014，出于各种目的将其并入本文。然而，下面提供两 级架构的简要概述。

【0005】LAB间的互连一般包括多条水平和垂直线，其长度跨越 预定数量的LAB。在各种PLD中，LAB间线不必是相同长度。例如， 已知可使用整个长度、1/2、1/4长度线以及交错线，每条线通过固定 数量的LAB(例如4个LAB)。“缝合”缓冲器(stitching buffer)和 转换多路复用器沿LAB间线周期性地布置。提供这些“缝合”缓冲器 来将指定通道的线组织在一起并且缓冲在所组织的线之间传送的信 号。转换多路复用器一般提供在水平线和垂直线的相交处并且用来将 信号从水平线转换到垂直线，反之亦然。

【0006】通常称为“LAB线”的较低级互连提供指定LAB内的 专用路由。换言之，LAB线互连指定LAB内的LE，但不能直接与该 阵列中其它LAB内的其它LE通信。利用这个设置，同一LAB内的 LE可以以相对高的速度直接相互通信。然而，不同LAB中的LE之 间的通信较慢，原因是信号不得不首先被路由并传送经过LAB之间的 互连至第二LAB的LAB线。

【0007】前述互连体系的问题是一个LAB内的LE无法直接与另 一LAB内的LE通信。将LAB内部线仅限于指定LAB内的严格体系 意味着在已知PLD架构中的独立LAB之间存在硬边界。因而，通过 使用众多LAB的复杂逻辑设计，性能往往受在LAB间发送信号所需 的传送时间的损害。

【0008】因此需要一种具有LAB互连线的PLD，所述LAB互连 线跨越阵列中的相邻LAB并且具有互连不同LAB中的两个LE的能 力。

发明内容