[发明专利]内存数据读取系统及其方法

说明书

技术领域

本发明涉及的是一种内存处理装置，特别涉及的是一种记忆控制系统与内存数据读取方法。

背景技术

一般的微处理器(Micro-processor，MCU)并没有内建只读存储器(Read-OnlyMemory，ROM)，且以往均通过并列总线(Parallel BUS)的方式来对外接的只读存储器(例如闪存(Flash memory))存取程序代码(ROM Code)。而由于目前的设计是将微处理器与缩放控制器(Scaler)整合在同一芯片(Chip)内，因此为了节省微处理器的针脚(Pin)，则改为采用串行总线(Serial BUS)的方式来对只读存储器存取程序代码。在串行总线的架构下，微处理器读取只读存储器的程序代码时，仅能在一个基频(Base band)的频率周期(Clock)内读取到一位(Bit)的数据，所以微处理器的处理速度会大幅降低。

举例而言，如图1所示，所述的图是显示一两周期(2T)微处理器以串行方式传输运作时的波形图。在图中，标号MCUclk为微处理器运作的频率周期；标号xclk为系统基频的频率周期。一般2T微处理器是在MCUclk的第一周期T0时，至只读存储器中撷取(Fetch)一字节(byte)大小的数据(data)，但每次撷取八位的所述的数据时，均需事先花费时间译码八位(bit)的指令码(command)、与二十四位的地址码(address)；而在MCUclk第二周期T1时，2T微处理器执行所述的数据(程序代码)。由所述的图可知，2T微处理器在撷取与执行程序代码时，分别需要四十个基频频率xclk才可完成动作，也即2T微处理器共需要八十个基频频率xclk才可读完一个字节的数据。一般微处理器的一个指令需要一到四个字节的数据，以两个字节数据的指令为例：2T微处理器在执行此指令时，共需要四个MCUclk-即一百六十个频率周期xclk才可完成运作。因此，在串行传输的架构下，各种微处理器(2T、6T、8T MCU…)执行一个指令的时间将会大量地拉长，使整体系统执行程序的速度受到限制。

发明内容

针对上述问题，本发明的目的之一在于，提供能提高微处理器读取串行内存的速度的一种内存控制系统与一种内存数据读取方法。

本发明一实施例的内存控制系统，包含有一控制单元、一储存装置、以及一微处理器。所述的控制单元是根据一基频频率信号产生一微处理器频率信号。其中微处理器频率信号包含至少一第一期间与至少一第二期间，且第二期间小于第一期间。储存装置是用以储存复数个地址对应的数据。而微处理器是根据微处理器频率信号在第一期间输出一地址，且在第一期间至储存装置撷取对应所述的地址的数据，并在第二期间执行所述的数据指示的动作。

再者，本发明的一实施例提供了一种内存数据读取方法。所述的方法包含有下列步骤：首先，根据一基频频率信号产生一微处理器频率信号，其中微处理器频率信号包含至少一第一期间与至少一第二期间，且第二期间小于第一期间。接着，根据微处理器频率信号在第一期间输出一地址，且在第一期间至一储存装置撷取对应所述的地址的数据，并在第二期间执行所述的数据指示的动作。

本发明实施例的内存控制系统与内存数据读取方法，是采用将微处理器频率信号调整为时间长短不同的不平衡设计来控制微处理器，以达成大量地提升微处理器撷取串行储存装置数据的速度与效率，而解决现有的技术的问题。

附图说明

图1显示一种习两周期(2T)微处理器以串行方式传输运作时的波形图；

图2A显示本发明一实施例的内存控制系统的示意图；

图2B显示本发明一实施例的微处理器频率信号与一般系统基频的频率信号波形的示意图；

图3显示本发明另一实施例的内存控制系统的示意图；

图4显示本发明一实施例的内存数据读取方法的流程图。

附图标记说明：20、20’-内存控制系统；21、21’-控制单元；22-串行储存装置；23、23’-微处理器；P-S-转换单元。

具体实施方式

以下参考图式详细说明本发明内存控制系统与内存数据读取方法。

图2A是显示本发明一实施例的一种内存控制系统20的示意图。所述的内存控制系统20包含有一控制单元21、一串行(serial)储存装置22、以及一微处理器23。