[发明专利]时钟产生器、时钟信号产生方法及其小数锁相环

说明书

技术领域

本发明涉及一种时钟产生器，尤其涉及一种包含整数锁相环的小数锁相环，整数锁相环在其回馈路径上具有固定的分频参数。

背景技术

因为小数锁相环(fractional phase lock loop)在选择参考频率、频宽、信道步长(channelstep size)上特别具有弹性，因此已广泛用于射频组件的收发器。

图1为常规的小数锁相环10，其中参考频率F_ref由晶体振荡器14振荡产生，其为固定的频率，例如24MHz。压控振荡器(voltage controlled oscillator，VCO)12的输出频率F_vco＝N_div×F_ref，其中N_div是N计数器13的计数值。计数值N_div为整数且受到Δ-∑调制器(delta sigma modulator，DSM)15的控制，在一定的时间内，计数值N_div会在某个数值区间内变化，长时间下来，计数值N_div的平均值会近似于非整数值N.f_div(N为整数部分，f_div为小数部分)，例如图1所示，所述整数与小数部分可由6位加上19位的数字信号输入所述Δ-∑调制器15来加以控制。因此输出频率(F_vco＝F_ref×N.f_div)会受到N计数器13的计数值影响。所述常规小数锁相环10主要通过调制N_div而达到其目的，然而N计数器13加载Δ-∑调制器15所输出的控制值的时间需受到严格的控制而不能有任何失误，而且当计数值N_div越大时，N计数器13的输入信号的频率也就越高，因此各种时序上的要求也就更加严格，此会造成设计上的不易，也会提高电路成本。

常规上也曾提出图2所示的双模分频器(dual-modulus divider)来解决N计数器13所处理的信号频率过高的问题。所述双模分频器20通过除数为16或17的预定标器(prescalar)21与脉冲吞咽计数器(pulse swallow counter)22来降低输出频率F_vco，使得N计数器13能以有较宽松的加载机制来加载控制值。然而所述方法除非重新调整时序，否则极容易产生抖动(jitter)和相位噪声(phase noise)的问题。

发明内容

本发明的小数锁相环利用整数锁相环和分数分频器以制造高精确度的小数锁相环。为了简化及稳定系统，本发明不在所述整数锁相环的回馈路径上调制分频功能，因而所述回馈路径的分频参数被设定为固定值。相对地，所述分数分频器依据输入的整数加小数的设定而依序产生周期可变的时钟信号。

本发明的时钟产生器的实施例包含Δ-∑调制器、计数器以及第一锁相环。所述Δ-∑调制器依据预定值以及第一输入时钟信号依序产生多个可变参数；所述计数器连接到所述Δ-∑调制器，用于根据计数值与第二输入时钟信号产生输出时钟信号，其中所述计数值与所述多个可变参数相关；所述第一锁相环耦合到所述计数器的输出，用于根据所述输出时钟信号来产生目标时脉信号。

本发明的小数锁相环的实施例用来根据输入时钟信号来产生目标时钟信号，所述目标时钟信号的频率可为所述输入时钟信号的频率的非整数倍。所述小数锁相环包含小数分频器以及整数锁相环。所述小数分频器依据预定值以及所述输入时钟信号来产生输出时钟信号；所述整数锁相环耦合到所述小数分频器，具有整数分频参数，并且依据所述输出时钟信号以及所述整数分频参数来产生所述目标时钟信号。

本发明的产生时钟信号的方法用来根据输入时钟信号来产生目标时钟信号，所述目标时钟信号的频率可为所述输入时钟信号的频率的非整数倍。所述方法包含以下步骤：(a)根据所述输入时钟信号以及预定值来产生输出时钟信号，其中所述输入时钟信号的频率为所述输出时钟信号的等效频率的非整数倍；以及(b)将所述输出时钟信号输入到锁相环，以利用所述锁相环产生所述目标时钟信号。其中所述锁相环具有整数分频参数，所述锁相环依据所述输出时钟信号以及所述整数分频参数来产生所述目标时钟信号。

附图说明

图1为常规的小数锁相环；

图2为另一常规的小数锁相环；

图3(a)和3(b)是本发明的小数锁相环的实施例；

图4展示N.f、多个可变参数和F_ref之间的关系；