[发明专利]半导体集成电路器件及其制造方法

说明书

技术领域

本发明涉及一种半导体集成电路器件及其制造方法，特别地，涉及一种活用POE(元件上焊盘，Pad on Element)技术、即在半导体器件正上方设置接触焊盘的技术、在有源电路区域正上方具有在导线键合和检查时能够实施探头检查的结构的功率集成电路及其制造方法。

背景技术

近年来，随着信息技术的推广，作为计算机、信息存储装置、便携式电话、便携式照相机等的电子设备及视频设备的性能，提高了对高速化、低功耗化和高品质化的要求。

对这些电子设备的性能产生较大影响的有电源、电机驱动器、以及音频放大器、多通道驱动器等的基干半导体电子部件，对这些半导体电子部件的性能产生较大影响的有内置功率器件的功率集成电路。由此，作为构成功率集成电路的半导体元件的性能，正强烈要求进一步的高速化、低功耗化和高品质化。

然而，作为一般市场上的需要，除上述高速化及低功耗化外、还希望大幅度改善功率器件及电路特性，同时还在向有源的电路区域的正上方形成导线及焊球的结合中，对于更低成本且可信赖的结构和方法存在多种需求，且存在各种各样的提案。

在此，首先，简单说明一种在POE技术、即在半导体器件正上方设置接触焊盘的技术被提出前的现有技术。

接触焊盘与外部的引线框的连接构件是焊接导线。作为在焊接导线中使用的材料，可列举出单质或合金的金、铜及铝。当作为材料采用金的情况下，通常使用的焊接导线的直径为大约20～50μm，通过导线焊球键合，通常将焊球安装在芯片上。因此，焊接作业时，在利用焊接毛细管作用将焊球压扁成典型的钉头形状情况下，为了固定焊球，就必须使接触焊盘的面积非常大。在自由(free)状态下焊球的直径由于典型为导线直径的约1.2～1.6倍，所以接触焊盘的形状就依赖于工艺参数，必须为约50×50μm～150×150μm范围的正方形。此外，如果连接构件为焊球，那么焊球直径就典型为约0.2～0.5mm的范围，接触焊盘的面积必须为约0.3～0.7mm范围的正方形。而且，在此，所谓焊球的表现并不意味焊接触点一定为球状，也可以是半球、半圆顶、切断的圆锥状、或一般的凸起那样的各种各样的形状。正确的形状依赖于堆积技术、回流技术及材料组成。

此外，通常，沿着芯片四周将接触焊盘配置成实质上直线的排列，消耗大面积的“硅资源”(芯片绝大多数能用硅半导体材料在基板上进行制造)。在最近的半导体集成电路器件中，需要很多接触焊盘，其数量即便仅仅地连接及电源连接也常常达到几百个。并且，当包含信号连接时，就需要比1000个还要多的接触焊盘，就会大量牺牲贵重的硅资源。

此外，导线键合的工艺根据经过几年间的经验，可明确对金属及电介质的下侧的层会产生相当大的应力。此原因是焊接毛细管作用的冲击(为了压扁金属焊球形成钉头接触)、焊接毛细管作用及金属焊球的超声波振动的频率及能量(为了突破暴露出的金属层的表面的氧化铝膜)、以及工艺(使金/铝熔敷的金属间化合物的形成开始)的时间及温度。由于借助于导线键合的工艺中的应力、或由多探针试验及装配后的器件工作赋予的应力，回避了在接触焊盘下的层中产生热裂或弧坑的危险性，所以，在这几年间当中确立了涉及半导体集成电路器件的布图的设计规则，即在接触焊盘下的区域中禁止配置电路结构的同时，避免使用易于损坏、机械性差的介质材料。为此，即便仅设置接触焊盘也需要很多的硅资源。

在这样的背景下，通过大幅度改善功率器件及电路特性、并向有源的电路区域的正上方形成导线及焊球的结合，就能够希望获得低成本并且可信赖的结构及方法的同时，如上所述，还强烈要求半导体集成电路的高速化及低功耗化。

[半导体集成电路的高速化]

首先，对于半导体集成电路的高速化成为障碍的是MOS晶体管自身的延迟和处于其上层处的布线引起的布线延迟。过去，利用缩短栅极长度的微细化技术，虽然能够降低MOS晶体管自身的延迟，但是随着MOS晶体管自身的延迟的变小，布线延迟的问题就变得明显。

因此，由于缩小布线间延迟的目的，就要对在布线间夹持的绝缘膜采用介电常数低的绝缘膜(低介电常数膜)。然而，由于实现介电常数3.0以下的低介电常数膜，相比于目前为止所采用的氧化硅膜，机械强度大大地降低，所以在承担半导体集成电路的电路形成的扩散工序结束之后，在承担半导体集成电路器件的封装的组装工序、特别是导线键合工序中就会成为问题。

在此，说明在现有的探头检查或导线键合中的具体问题。

图16(a)及(b)示出了现有技术中的IC芯片的一部分的简化剖面图。