[发明专利]半导体器件和同一芯片上集成角形器件与平面器件的方法

说明书

技术领域

[0001]本发明涉及半导体和半导体制造，并且更具体地，涉及使用混合取向技术(HOT)，以及在混合取向的衬底上集成的器件。

背景技术

[0002]针对45nm以及低于45nm的技术节点的互补型金属氧化物半导体(CMOS)的性能提高，混合取向技术(HOT)提供了具有吸引力的可缩放性途径。通过提供具有不同晶体取向区域的衬底，其中针对特定类型的金属氧化物半导体场效应晶体管(MOSFET)的迁移率而最优化每个取向，可实现整体性能的显著提高。混合取向技术利用了这样的优点：当在具有(110)取向的硅上形成时，pFET晶体管工作最佳，而利用(100)取向(大部分衬底的取向)的nFET晶体管工作最佳。对于pFET来讲，与具有(100)表面取向的标准晶片上的空穴迁移率相比较，(110)表面取向上的空穴迁移率要高2.5倍。

[0003]已经研究了实现在不同结晶取向的区域中形成的MOSFET的几种现有技术的方法。例如，M.Yang等人在2003年的IEEE IEDM中的“High-Performance CMOS Fabricated 0n HybridSubstrate with Different Crystal Orientations”以及2004年的IEEEVLSI Tech Symposium中的“On the Integration of COMS withHybrid Crystal Orientations”，这两者都提供了包括不同晶体取向的不同平面区域的半导体衬底。此外，混合取向技术已在现有技术中进行了描述，例如，在授予Leong等人的美国专利No.6815278中。Leong等人描述了这样的集成半导体器件：将集成半导体器件形成在具有为特定器件提供最优化的性能的不同晶体取向的绝缘体上硅(SOI)衬底上。另一示例包括授予Nowak的美国专利号No.6995456。

[0004]参考图1，图解说明性地示出了使用传统方法的集成结构10。将nMOS器件12制作在SOI晶片的(100)衬底14上，而将pMOS器件16制作在从具有(110)取向的载体衬底18生长的衬底上。在用于外延生长的开口边缘处存在缺陷区20。这些缺陷区20占据高百分比的宝贵晶片面积。对于50％的区域由与NMOS器件混合的PMOS器件形成的CMOS电路，该方法不实用。大致估计浪费的面积为10％至25％。

[0005]和其它情况一样，现有技术没有解决由于制造混合取向硅衬底的特定方法引起的特定类型的缺陷。此外，忽视了在大量制造这种结构期间用于检测、建模和减少这种缺陷的方法。

[0006]大部分制造混合取向衬底的先前公布的方法和当今开发的制造混合取向衬底的方法包括将具有不同晶体取向的两个硅晶片结合以在具有第二晶体取向的下硅衬底上形成具有第一晶体取向的上硅层、将部分上硅层去除以及从下硅衬底外延地再生长硅。这种方法存在一些缺点，其中严重的缺陷问题阻止了混合取向技术在大量生产中的成功采用。数据一致地示出了在外延生长工艺期间不期望地造成大量的缺陷。

[0007]尽管这些缺陷大部分位于两个不同晶体取向区域之间的界面处，并且因此可在随后的隔离结构22形成工艺(例如，浅沟槽隔离(STI))中将其消除，但是一些缺陷蔓延到形成有源器件的再生长区域中。界面缺陷和蔓延到外延再生长区域中的缺陷在现有技术的器件中是普遍存在的。

[0008]在外延区域中的这些上述缺陷对器件性能和可靠性存在有害的作用。与不使用混合取向技术制造的器件相比，利用现有技术的混合取向技术制造的器件经受由于在(110)取向的外延生长PFET中蔓延的晶体缺陷所导致的增加的栅氧化物泄漏。

发明内容

[0009]一种半导体器件包括具有两种晶体取向的半导体材料。该半导体材料形成器件的有源区。在两个晶体取向上形成器件沟道，其包括在半导体材料的第一晶体取向表面中形成的第一区域、以及在半导体材料的第二晶体取向表面中形成的第二区域，其中第一晶体取向表面与第二晶体取向表面形成夹角，并且器件沟道至少覆盖夹角的交叉点。