[发明专利]金属氧化物半导体晶体管元件及其制造方法

说明书

技术领域

本发明涉及一种金属氧化物半导体晶体管元件及其制造方法，尤指一种具有低导通电阻的金属氧化物半导体晶体管元件及其制造方法。

背景技术

在现今生活中，功率金属氧化物半导体晶体管(Power MOSFET)是目前电力电子应用端上最常见的功率元件之一，被广泛的应用于电源供应器、工业机具、汽车电子点火系统、电灯电子安定器、计算机主机板、手机电池充电及通讯等设备上。功率金属氧化物半导体晶体管依其结构可有不同的分类，其中之一为垂直式双扩散功率金属氧化物半导体场效应晶体管(VDMOS)。

请参考图1，图1为已知金属氧化物半导体晶体管元件10的剖面示意图。金属氧化物半导体晶体管元件10为垂直式双扩散功率金属氧化物半导体场效应晶体管。金属氧化物半导体晶体管元件10包含有半导体基底100、外延层102、氧化层104、栅极结构106及阱区108。半导体基底100为硅基底，外延层102设于半导体基底100上，而氧化层104设于外延层102上。半导体基底100、外延层102及氧化层104的工艺及材料为业界所已知，在此不赘述。栅极结构106为多晶硅层(Polysilicon)经过蚀刻工艺(Etching)后留下的部分多晶硅层，而于多晶硅层经过蚀刻工艺所产生的开口中，进行离子掺杂工艺(Ion Implantation)，即形成阱区(Well)108。

请参考图2至图5，图2至图5分别为金属氧化物半导体晶体管元件10于不同阶段的工艺时的剖面示意图。图2为金属氧化物半导体晶体管元件10形成阱区108时的剖面示意图，图3为金属氧化物半导体晶体管元件10完成源极离子掺杂工艺时的剖面示意图，图4为金属氧化物半导体晶体管元件10完成离子重阱区掺杂工艺时的剖面示意图，以及图5为金属氧化物半导体晶体管元件10形成绝缘层时的剖面示意图。于绝缘层形成之后，金属氧化物半导体晶体管元件10于绝缘层上形成金属层(未列于图示中)，接下来尚需经过诸多工艺，终形成金属氧化物半导体晶体管元件10。各工艺步骤为业界所已知，在此不赘述。

请参考图6，图6为金属氧化物半导体晶体管元件10的沟道长度的示意图。在图6中，H表示沟道长度，D表示阱区108的深度，S表示两栅极结构之间的距离，P表示金属氧化物半导体晶体管元件10的绝缘层的厚度，亦即栅极结构106的上缘至金属氧化物半导体晶体管元件10的金属层的距离，P需维持固定厚度。值得注意的是，尽管金属氧化物半导体晶体管元件工艺可能不同，为了保持相同的元件特性，沟道长度H需维持固定。

另一方面，若金属氧化物半导体晶体管元件10的阱区108较深，会造成较长的寄生结型场效应晶体管(parasitic Junction Field Effect Transistor，parasitic JFET)，因此使寄生结型场效应晶体管的导通电阻变大，进而使金属氧化物半导体晶体管元件10的导通电阻变大(Drain-Source On-stateResistance)，影响金属氧化物半导体晶体管元件10的效能。

发明内容

因此，本发明的主要目的即在于提供一种金属氧化物半导体晶体管元件及其制造方法，以产生具有低导通电阻的金属氧化物半导体晶体管元件。

本发明披露一种金属氧化物半导体晶体管元件，包含有半导体基底；外延层，设于该半导体基底上；氧化层，设于该外延层上；栅极结构，设于该氧化层上，包含有导电层，该导电层的侧壁上缘包含缺口；以及间隙壁，位于该导电层的侧壁，且覆盖于该导电层的该缺口上；以及浅结阱区，设于该栅极结构的两侧，包含有源极及重阱区区域。

本发明另披露一种制造金属氧化物半导体晶体管元件的方法，包含有提供半导体基底；在该半导体基底上形成外延层；在该外延层上形成氧化层；在该氧化层上形成导电层；在该导电层形成第一开口；该第一开口进行第一离子掺杂工艺，以形成浅结阱区；沉积氧化层及进行回蚀刻工艺，以于该第一开口的侧壁形成间隙壁；以该间隙壁为掩模进行蚀刻工艺，以形成栅极结构；在该栅极结构两侧的该浅结阱区中，形成源极及重阱区区域；以及进行绝缘层的沉积与蚀刻工艺及金属层的沉积与蚀刻工艺，以形成功率金属氧化物半导体晶体管元件。

附图说明

图1为已知垂直式双扩散功率金属氧化物半导体场效应晶体管的剖面示意图。

图2为图1的金属氧化物半导体晶体管元件形成阱区时的剖面示意图。

图3为图1的金属氧化物半导体晶体管元件完成源极离子掺杂工艺时的剖面示意图。

图4为图1的金属氧化物半导体晶体管元件完成重阱区掺杂工艺时的剖面示意图。