[发明专利]一种频率综合器防假锁的方法

说明书

技术领域

本发明涉及一种通讯领域时钟防假锁定的配数方法，尤其涉及的是一种频率综合器芯片锁定失效时的检测方法。

背景技术

现有技术中，锁相环(PLL，Phase Lock Loop)是能够有效地将输入信号跟基准信号的相位锁定的一种电路，通常在通信系统中广泛使用锁相环技术来保证各个通信节点的数据收发时钟同步，以及提供射频收发信机的本振信号。

随着电子制造加工工艺的不断进步，设计水平的不断提高，以前设计中由分立元器件搭建的锁相环电路，已经部分或全部集成进频率综合器集成芯片。频率综合器集成芯片已经逐渐成为业界主流，其典型结构如图1所示，为了方便使用者的芯片内部多点信号(包括锁定指示信号)进行监测，芯片将内部多个信号连接到多路选择器(MUX)输出，通过对内部控制寄存器的配置，选通其中一个信号输出。

在器件初上电时，控制寄存器的初始值为随机值，因此多路选择器的输出电平也是随机状态。当其作为锁定指示进行检测时，就会出现频率没有锁定但锁定指示显示锁定的“假锁定”情况。

如果在通信系统中应用，系统故障通过信息的形式上告后台，当频率综合器芯片处于上述“假锁定”状态，并且出现芯片故障或配数数据链路问题等情况，从系统后台将无法发现频率综合器出现问题，此时需要耗费大量时间和人力来排查故障。

目前已有专利针对的锁相环失效和假锁定皆为锁相环锁定检测电路的设计和判定方法，但针对上面芯片“假锁定”的问题还没有相关技术解决方式。

发明内容

本发明所要解决的技术问题是：克服现有频率综合器锁相环芯片技术中存在的由于锁定指示管脚初始上电时状态随机导致“假锁定”的系统误判问题，提供一种避免“假锁定”现象的频率综合器配数方法，且能根据锁定结果对频率综合器芯片进行是否失效的判定，以协助缩短对系统故障的定位和解决所需的时间。

本发明的技术方案包括：

一种频率综合器防假锁的方法，其包括以下步骤：

A、对频率综合器芯片进行上电，并对其配置锁定范围外的数据；

B、检测所述频率综合器芯片的锁定指示电平是否为失锁，如果为锁定，则上报所述频率综合器芯片处于失锁故障状态；否则，配置锁定范围的频率数据进行判断。

所述的方法，其中，在所述步骤B中所述锁定指示电平为失锁状态时，还包括步骤：

B1、对所述频率综合器芯片配置其锁定范围内的频率数据，检测所述频率综合器芯片的锁定指示电平是否为锁定；

B2、如果所述锁定指示电平为锁定状态，则所述频率综合器锁定正常；否则，上报所述频率综合器芯片处于失锁故障状态。

所述的方法，其中，重复所述步骤A和所述步骤B进行检测判断，如果每次检测指示都为锁定，则定位为数据配送链路问题或所述频率综合器芯片故障。

所述的方法，其中，所述重复次数超过3次。

本发明所提供的一种频率综合器防假锁的方法，由于采用配数的方式，有效避免了由于锁定指示管脚初始上电时状态随机导致的“假锁定”的系统误判问题，同时方便了系统的故障定位。

附图说明

图1是现有技术的频率综合器芯片典型结构框图；

图2是本发明方法的处理流程图。

具体实施方式

下面结合附图，将对本发明的技术方案作进一步的详细描述：

本发明频率综合器防假锁的方法的核心构思是，利用每一款频率综合器芯片都有的特定锁定范围，根据该对应锁定范围内分别采用所述锁定范围内的频率和范围外的频率进行配数锁定测试，因为在该对应的锁定范围内才有可能锁定，超过锁定范围的频率将无法锁定，而分别通过采用锁定范围外的频率和锁定范围内的频率，分别检测所述频率综合器的锁定指示电平是处于锁定还是失锁状态，以判断其是否处于假锁定状态。

本发明方法的防假锁配数过程如图2所示，基本包括以下步骤：

步骤A、所述频率综合器芯片上电，对频率综合器芯片配置芯片失锁数据；

步骤B、检测所述频率综合器芯片的锁定指示电平是否为失锁；

步骤C、如果所述锁定指示电平为锁定，由于此时对所述频率综合器芯片配置的是失锁数据，即所述锁定范围外的频率，所述频率综合器应该处于失锁状态，而如果所述锁定指示电平为锁定即可判定所述频率综合器芯片是假锁定，为失锁故障；否则，可执行步骤D；

步骤D、对所述频率综合器芯片配置系统要求频率数据，即在其锁定范围内的频率，然后检测所述频率综合器芯片锁定指示是否为锁定；